JPH04165667A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04165667A JPH04165667A JP2294080A JP29408090A JPH04165667A JP H04165667 A JPH04165667 A JP H04165667A JP 2294080 A JP2294080 A JP 2294080A JP 29408090 A JP29408090 A JP 29408090A JP H04165667 A JPH04165667 A JP H04165667A
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- gate
- film
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置の製造方法に関し、特にイオン注
入による半導体装置の絶縁膜の静電破壊を防止するよう
にした方法に関するものである。
入による半導体装置の絶縁膜の静電破壊を防止するよう
にした方法に関するものである。
半導体デバイスはＤ ＲＡ、 Ｍに代表されるように、
大規模な集積化か進み、そのため、それを構成するセル
面積も縮小化されてきている。また、そのセルに使用さ
れるＭＯ３＋−ランジスタは縮小化されるとともに、シ
ョートチャネル効果の抑制のためにゲート酸化膜厚か薄
膜化されている。その膜厚はチャネル長し５０．５μｍ
になるとゲート酸化膜厚ｔ ６ｍ≦１００人となり、こ
の酸化膜の信頼性は益々重要となってくる。このような
薄い酸化膜の破壊の１つとして静電破壊といわれる現象
かある。これはＲＩＥ（反応性イオンエツチング）等の
プラズマ処理、イオン注入工程においてゲート電極−５
ｉ０２ （ゲート酸化膜）一基板からなるキャパシタに
イオンかチャージされ、そのチャージされた電荷かキャ
パシタの耐量を越えた場合、ゲート酸化膜を破壊するこ
ととなる。これを図式化したものを第３図に示す。この
ような現象は、ゲート酸化膜上のポリシリコンかドープ
されていない場合か顕著であり、Ｐ″ （リン）ドープ
されたポリシリコンを使用した場合には、この静電破壊
は太き（抑制される。これを第４図に示す。図（ａ）は
ノントープドボリ、図（ｂ）はリンドープドポリの場合
である。この静電破壊か導電性により防止されるメカニ
ズムについては明白になっていない。
大規模な集積化か進み、そのため、それを構成するセル
面積も縮小化されてきている。また、そのセルに使用さ
れるＭＯ３＋−ランジスタは縮小化されるとともに、シ
ョートチャネル効果の抑制のためにゲート酸化膜厚か薄
膜化されている。その膜厚はチャネル長し５０．５μｍ
になるとゲート酸化膜厚ｔ ６ｍ≦１００人となり、こ
の酸化膜の信頼性は益々重要となってくる。このような
薄い酸化膜の破壊の１つとして静電破壊といわれる現象
かある。これはＲＩＥ（反応性イオンエツチング）等の
プラズマ処理、イオン注入工程においてゲート電極−５
ｉ０２ （ゲート酸化膜）一基板からなるキャパシタに
イオンかチャージされ、そのチャージされた電荷かキャ
パシタの耐量を越えた場合、ゲート酸化膜を破壊するこ
ととなる。これを図式化したものを第３図に示す。この
ような現象は、ゲート酸化膜上のポリシリコンかドープ
されていない場合か顕著であり、Ｐ″ （リン）ドープ
されたポリシリコンを使用した場合には、この静電破壊
は太き（抑制される。これを第４図に示す。図（ａ）は
ノントープドボリ、図（ｂ）はリンドープドポリの場合
である。この静電破壊か導電性により防止されるメカニ
ズムについては明白になっていない。
ところで、ハーフミクロン、クォータミクロンＴｒの開
発の１つの方向として、Ｐ ｃ ｈ Ｔ Ｒをショート
チャネル効果に対して強いＰ“ポリシリコンゲートＴＲ
に、Ｎ ｃ ｈ Ｔ ＲをＮ″′′ポリシリコンゲート
Ｔこして、Ｎ＋ポリシリコン′とＰ゛ポリシリコンをＴ
ｉＳｉ２により結合したＣＭＯ３、いわゆるデュアルゲ
ートＣＭＯ８かある。このデュアルゲートＣＭＯ８の製
造方法について第２図に示す。
発の１つの方向として、Ｐ ｃ ｈ Ｔ Ｒをショート
チャネル効果に対して強いＰ“ポリシリコンゲートＴＲ
に、Ｎ ｃ ｈ Ｔ ＲをＮ″′′ポリシリコンゲート
Ｔこして、Ｎ＋ポリシリコン′とＰ゛ポリシリコンをＴ
ｉＳｉ２により結合したＣＭＯ３、いわゆるデュアルゲ
ートＣＭＯ８かある。このデュアルゲートＣＭＯ８の製
造方法について第２図に示す。
第２図は従来のデュアルゲートＣＭＯ３の製造工程の主
要断面図てあり、図において、１はＳｉ基板、２はＰウ
ェル、３はＮウェル、４は分離酸化膜、５はゲート酸化
膜、６はノンドープポリシリコン、７はサイドウオール
、Ｉ４は層間絶縁膜、Ｉ６はＡｌＳｉ配線である。
要断面図てあり、図において、１はＳｉ基板、２はＰウ
ェル、３はＮウェル、４は分離酸化膜、５はゲート酸化
膜、６はノンドープポリシリコン、７はサイドウオール
、Ｉ４は層間絶縁膜、Ｉ６はＡｌＳｉ配線である。
まず、シリコン基板１上にＮウェル３． Ｐウェル２
を形成し、ゲート酸化５を行い、ノンドープのポリシリ
コンロを堆積させる。これを第２図（ａｊに示す。次に
ＲＩＥを用いてパターニングを行い、ＣＶＤ酸化膜を堆
積させ酸化膜の枠付け７を行う。
を形成し、ゲート酸化５を行い、ノンドープのポリシリ
コンロを堆積させる。これを第２図（ａｊに示す。次に
ＲＩＥを用いてパターニングを行い、ＣＶＤ酸化膜を堆
積させ酸化膜の枠付け７を行う。
これを第２図（ｂ）に示す。次にＮ”、Ｐ“のソース・
ドレインの注入を行う。これを第２図ｆｃ）及び（ｄｌ
に示す。このＳ／Ｄ （、ソース／ドレイン）の注入条
件としては、注入エネルギー数十ｋｅＶ、注入量として
は、〜１０１５／ｃａｒ台である。デュアルケートＣＭ
Ｏ３は、ノンドープポリシリコン６に注入するために第
４図で示したように＃層破壊か顕著となる。しかしなか
ら、デュアルケートＴ、はノンドープポリシリコンゲー
トに対し注入することにより、Ｎ ｃ ｈ、 ＴＲはＮ
＋ポリシリコンゲート電極、ＰｃｈＴｉはＰゝポリシリ
コンゲート電極になり、ＰｃｈＴｉを表面チャネル型Ｔ
、とじて動作させることかできるため、ショートチャネ
ル効果が制御されるという利点かある。Ｓ／Ｄ注入後、
熱処理を行うことにより、Ｓ／Ｄの接合Ｉ２か形成され
る。これを第２図ｔｅｌに示す。また、このデュアルゲ
ートＴ８はＮ ｃ ｈ Ｔ ＲとＰｃｈＴＲのポリシリ
コンゲートか結合する部分において導電型か異なるため
に、Ｎ＋ポリシリコンゲートとＰ＋ポリシリコンゲート
上をサリサイド（ＳＡＬＩ ＣＩ Ｄ Ｅ ： ５ｅｌ
ｆ Ａｌｉｇｎｅｄ ５ｉｌｉｃｉｄｅ ）プロセスを
用いて結合する必要かある。サリサイドプロセスをチタ
ン（Ｔｉ）等を用いて行った結果１３を第２図げ）に示
す。最後に層間絶縁膜１４を形成し、ＡＩＳ ｉ Ｉ
６等によって配線を施す。これを第２図（釦に示す。
ドレインの注入を行う。これを第２図ｆｃ）及び（ｄｌ
に示す。このＳ／Ｄ （、ソース／ドレイン）の注入条
件としては、注入エネルギー数十ｋｅＶ、注入量として
は、〜１０１５／ｃａｒ台である。デュアルケートＣＭ
Ｏ３は、ノンドープポリシリコン６に注入するために第
４図で示したように＃層破壊か顕著となる。しかしなか
ら、デュアルケートＴ、はノンドープポリシリコンゲー
トに対し注入することにより、Ｎ ｃ ｈ、 ＴＲはＮ
＋ポリシリコンゲート電極、ＰｃｈＴｉはＰゝポリシリ
コンゲート電極になり、ＰｃｈＴｉを表面チャネル型Ｔ
、とじて動作させることかできるため、ショートチャネ
ル効果が制御されるという利点かある。Ｓ／Ｄ注入後、
熱処理を行うことにより、Ｓ／Ｄの接合Ｉ２か形成され
る。これを第２図ｔｅｌに示す。また、このデュアルゲ
ートＴ８はＮ ｃ ｈ Ｔ ＲとＰｃｈＴＲのポリシリ
コンゲートか結合する部分において導電型か異なるため
に、Ｎ＋ポリシリコンゲートとＰ＋ポリシリコンゲート
上をサリサイド（ＳＡＬＩ ＣＩ Ｄ Ｅ ： ５ｅｌ
ｆ Ａｌｉｇｎｅｄ ５ｉｌｉｃｉｄｅ ）プロセスを
用いて結合する必要かある。サリサイドプロセスをチタ
ン（Ｔｉ）等を用いて行った結果１３を第２図げ）に示
す。最後に層間絶縁膜１４を形成し、ＡＩＳ ｉ Ｉ
６等によって配線を施す。これを第２図（釦に示す。
従来のデュアルゲートＣＭＯ３は以上のような方法で製
造され、ノンドープポリシリコンに対して不純物か注入
されるので、イオンかキャパシタにチャージされ、酸化
膜の静電破壊が生じ、半導体装置の性能を悪化させるな
どの問題点かあった。
造され、ノンドープポリシリコンに対して不純物か注入
されるので、イオンかキャパシタにチャージされ、酸化
膜の静電破壊が生じ、半導体装置の性能を悪化させるな
どの問題点かあった。
この発明は上記のようなノンドープポリシリコンに対し
て注入を行った時のゲート絶縁膜の静電破壊を防止する
ことのできる半導体装置の製造方法を得ることを目的と
する。
て注入を行った時のゲート絶縁膜の静電破壊を防止する
ことのできる半導体装置の製造方法を得ることを目的と
する。
この発明に係る半導体装置の製造方法は、デュアルケー
トＴ、１等を製作する際に、ポリシリコンを堆積、パタ
ーニングし、ゲート電極を形成し、サイドウオール酸化
膜を形成した後、Ｓ／Ｄ注入を行う前に、Ｓ／Ｄ領域及
びゲート電極上を導電膜で覆い、この導電膜越しにＳ／
Ｄ注入したものである。
トＴ、１等を製作する際に、ポリシリコンを堆積、パタ
ーニングし、ゲート電極を形成し、サイドウオール酸化
膜を形成した後、Ｓ／Ｄ注入を行う前に、Ｓ／Ｄ領域及
びゲート電極上を導電膜で覆い、この導電膜越しにＳ／
Ｄ注入したものである。
この発明においては、Ｓ／Ｄ領域及びゲート電極上に形
成した導電膜ごしにＳ／Ｄ注入するため、ゲート電極か
チャージアップされず、ゲート絶縁膜の静電破壊を抑制
することができる。
成した導電膜ごしにＳ／Ｄ注入するため、ゲート電極か
チャージアップされず、ゲート絶縁膜の静電破壊を抑制
することができる。
以下、この発明の一実施例を図について説明する。
第１図（ａ）から（社）は本発明の一実施例による半導
体装置の製造方法の製造工程を示す主要断面図である。
体装置の製造方法の製造工程を示す主要断面図である。
図において、第２図と同一符号は同一または相当部分を
示し、８は導電膜を示す。
示し、８は導電膜を示す。
まず、シリコン基板１内にＮチャネルトランジスタが形
成されるＰウェル領域２と、Ｐチャネルトランジスタか
形成されるＮウェル領域３を形成する。その上に分離酸
化膜４を形成した後、ケート絶縁膜５．ゲート電極とな
るポリシリコンロを順次堆積する（第１図（ａ））。ポ
リシリコンロを選択的にリアクティブエツチング法等に
より除去したのち、ＣＶＤ法等により形成した絶縁膜の
サイドウオール７をポリシリコンロの側壁に形成し、ゲ
ート電極を形成する（第１図（ｂ））。このとき、Ｌ
Ｄ Ｄ構造を形成するためにあらかじめサイドウオール
の下のシリコン基板表面にリンやボロン等の低濃度の不
純物を注入しておいてもよい（図示せず）。この後、第
１図ＦＣ）に示すように、シリコン基板表面にチタン等
の導電膜８を２００人程変形成する。第１図（ｄ）に示
すように、導電膜８上に形成したレジスト９をＮチャネ
ルトランジスタを形成する領域のみ除去し、砒素１０を
たとえば８０ｋｅＶて５ Ｘ ｌ Ｏ”／ｃｄ注入する
。第１図（ｅｅｌ：示すようにＰチャネルトランジスタ
を形成する領域のみ、新たに設けたレジスト９を除去し
、ボロン１１をたとえば１５ｋｅＶで５ ｘ １０ ”
／ａｄ注入する。いずれもこれらの注入エネルギーは表
面の導電膜８を通り抜はポリシリコンロまたはシリコン
基板表面にイオンが注入されるエネルギーか選ばれてい
る。表面の導電膜８を除去した後、注入した不純物を活
性化させるための熱処理を行ってソース／トレイン領域
１２を形成する。このとき同時にポリシリコン中に導入
された不純物も活性化し、それぞれＮ＋ポリシリコンと
Ｐ″′′ポリシリコンる（第１図げ））。第１図（ｇ）
に示すように、自己整合的に例えば、チタンシリサイド
膜１３をゲートポリシリコンロ上及びソース／ドレイン
領域１２上に形成する。このチタンシリサイド膜１３に
よりＮ１ポリシリコンとＰ”ポリシリコンか接続される
。この後通常のシリコンプロセスにより、層間絶縁膜１
４を形成し、コンタクトホール１５．アルミ等の配線１
６を形成してデュアルゲ−１−ＣＭＯ３が形成される（
第１図（ｈ））。
成されるＰウェル領域２と、Ｐチャネルトランジスタか
形成されるＮウェル領域３を形成する。その上に分離酸
化膜４を形成した後、ケート絶縁膜５．ゲート電極とな
るポリシリコンロを順次堆積する（第１図（ａ））。ポ
リシリコンロを選択的にリアクティブエツチング法等に
より除去したのち、ＣＶＤ法等により形成した絶縁膜の
サイドウオール７をポリシリコンロの側壁に形成し、ゲ
ート電極を形成する（第１図（ｂ））。このとき、Ｌ
Ｄ Ｄ構造を形成するためにあらかじめサイドウオール
の下のシリコン基板表面にリンやボロン等の低濃度の不
純物を注入しておいてもよい（図示せず）。この後、第
１図ＦＣ）に示すように、シリコン基板表面にチタン等
の導電膜８を２００人程変形成する。第１図（ｄ）に示
すように、導電膜８上に形成したレジスト９をＮチャネ
ルトランジスタを形成する領域のみ除去し、砒素１０を
たとえば８０ｋｅＶて５ Ｘ ｌ Ｏ”／ｃｄ注入する
。第１図（ｅｅｌ：示すようにＰチャネルトランジスタ
を形成する領域のみ、新たに設けたレジスト９を除去し
、ボロン１１をたとえば１５ｋｅＶで５ ｘ １０ ”
／ａｄ注入する。いずれもこれらの注入エネルギーは表
面の導電膜８を通り抜はポリシリコンロまたはシリコン
基板表面にイオンが注入されるエネルギーか選ばれてい
る。表面の導電膜８を除去した後、注入した不純物を活
性化させるための熱処理を行ってソース／トレイン領域
１２を形成する。このとき同時にポリシリコン中に導入
された不純物も活性化し、それぞれＮ＋ポリシリコンと
Ｐ″′′ポリシリコンる（第１図げ））。第１図（ｇ）
に示すように、自己整合的に例えば、チタンシリサイド
膜１３をゲートポリシリコンロ上及びソース／ドレイン
領域１２上に形成する。このチタンシリサイド膜１３に
よりＮ１ポリシリコンとＰ”ポリシリコンか接続される
。この後通常のシリコンプロセスにより、層間絶縁膜１
４を形成し、コンタクトホール１５．アルミ等の配線１
６を形成してデュアルゲ−１−ＣＭＯ３が形成される（
第１図（ｈ））。
このように、本実施例では、不純物をＳ／Ｄ注入する前
に導電膜を形成しているので、導電膜の導電性により、
第４図に示した、リンドープドポリの場合と同様に静電
破壊を防止することができる。
に導電膜を形成しているので、導電膜の導電性により、
第４図に示した、リンドープドポリの場合と同様に静電
破壊を防止することができる。
なお、上記実施例ではソース／ドレイン注入する前に形
成した導電膜８を除去した後熱処理を行ったか、この導
電膜８を除去せず熱処理を行って自己整合的にシリサイ
ド膜を形成すると同時にソース／ドレイン領域の活性化
を図ってもよい。
成した導電膜８を除去した後熱処理を行ったか、この導
電膜８を除去せず熱処理を行って自己整合的にシリサイ
ド膜を形成すると同時にソース／ドレイン領域の活性化
を図ってもよい。
また、本実施例中においては、サリサイドプロセスとし
てチタン（Ｔｉ）を用いた場合について述べたが、他の
高融点金属、例えば、Ｃｏ（コバルト）、Ｍｏ（モリブ
デン）、Ｗ（タングステン）、Ｐｔ（プラチナ）、Ｔａ
（タンタル）等を用いても構わない。
てチタン（Ｔｉ）を用いた場合について述べたが、他の
高融点金属、例えば、Ｃｏ（コバルト）、Ｍｏ（モリブ
デン）、Ｗ（タングステン）、Ｐｔ（プラチナ）、Ｔａ
（タンタル）等を用いても構わない。
また、本実施例では半導体基板上に熱酸化法又はＣＶＤ
法により酸化膜を形成し、この上にポリシリコンを堆積
させる方法について説明したが、これは半導体基板上に
形成した多結晶シリコン上に熱酸化法またはＣＶＤ法に
より酸化膜を形成し、この上に多結晶シリコン膜を堆積
させるようにしてもよい。
法により酸化膜を形成し、この上にポリシリコンを堆積
させる方法について説明したが、これは半導体基板上に
形成した多結晶シリコン上に熱酸化法またはＣＶＤ法に
より酸化膜を形成し、この上に多結晶シリコン膜を堆積
させるようにしてもよい。
以上のように、この発明によれば、半導体装置の製造方
法において、ゲート電極形成後、Ｓ／Ｄ注入前にＳ／Ｄ
領域及びゲート電極上に導電膜を形成するようにしたの
で、イオン注入時にゲート電極かチャージアップされず
、ゲート絶縁膜の静電破壊を防止でき、高信頼性のデュ
アルゲートトランジスタ等を製造できるという効果があ
る。
法において、ゲート電極形成後、Ｓ／Ｄ注入前にＳ／Ｄ
領域及びゲート電極上に導電膜を形成するようにしたの
で、イオン注入時にゲート電極かチャージアップされず
、ゲート絶縁膜の静電破壊を防止でき、高信頼性のデュ
アルゲートトランジスタ等を製造できるという効果があ
る。
第１図はこの発明の一実施例による半導体装置の製造方
法を示す工程断面図、第２図は従来の半導体装置の製造
方法を示す工程断面図、第３図はゲート絶縁膜の静電破
壊の状態を説明する断面図、第４図はゲート電極として
ノンドープポリシリコン、ドープドポリシリコンを用い
た時のそれぞれのゲート酸化膜の静電破壊による故障の
頻度を示す図である。 図において、１はシリコン基板、２はＰウェル、３はＮ
ウェル、４は分離酸化膜、５はゲート酸化膜、６はノン
ドープポリシリコン、７はサイドウオール酸化膜、８は
導電膜、９はレジスト膜、１０はＡｓ”注入、１１はＢ
Ｆ２＋あるいはＢ１、Ｉ３はＴｉ５ｉｚ、１４は層間絶
縁膜、１６はＡｌＳｉ配線である。 なお図中同一符号は同−又は相当部分を示す。
法を示す工程断面図、第２図は従来の半導体装置の製造
方法を示す工程断面図、第３図はゲート絶縁膜の静電破
壊の状態を説明する断面図、第４図はゲート電極として
ノンドープポリシリコン、ドープドポリシリコンを用い
た時のそれぞれのゲート酸化膜の静電破壊による故障の
頻度を示す図である。 図において、１はシリコン基板、２はＰウェル、３はＮ
ウェル、４は分離酸化膜、５はゲート酸化膜、６はノン
ドープポリシリコン、７はサイドウオール酸化膜、８は
導電膜、９はレジスト膜、１０はＡｓ”注入、１１はＢ
Ｆ２＋あるいはＢ１、Ｉ３はＴｉ５ｉｚ、１４は層間絶
縁膜、１６はＡｌＳｉ配線である。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）半導体基板上、または、半導体基板上に形成した
多結晶シリコン上に熱酸化法または化学的気相成長法（
ＣＶＤ法）を用いて形成した酸化膜上に多結晶シリコン
膜を堆積させる工程と、上記多結晶シリコンをパターニ
ングしてゲート電極を形成する工程と、 上記多結晶シリコン上に導電膜を形成する工程と、 上記導電膜越しに不純物の注入を行い、熱処理を行って
、ソース、ドレイン領域を形成する工程と、 上記導電膜を除去する工程とを備えたことを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2294080A JPH04165667A (ja) | 1990-10-29 | 1990-10-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2294080A JPH04165667A (ja) | 1990-10-29 | 1990-10-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04165667A true JPH04165667A (ja) | 1992-06-11 |
Family
ID=17803031
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2294080A Pending JPH04165667A (ja) | 1990-10-29 | 1990-10-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04165667A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6228766B1 (en) | 1997-01-23 | 2001-05-08 | Nec Corporation | Process for fabricating semiconductor device without separation between silicide layer and insulating layer |
-
1990
- 1990-10-29 JP JP2294080A patent/JPH04165667A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6228766B1 (en) | 1997-01-23 | 2001-05-08 | Nec Corporation | Process for fabricating semiconductor device without separation between silicide layer and insulating layer |
| KR100294131B1 (ko) * | 1997-01-23 | 2001-07-12 | 가네꼬 히사시 | 실리사이드층과절연층사이의박리없는반도체장치제조방법 |
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