JPH0644604B2 - 相補型半導体装置の製造方法 - Google Patents
相補型半導体装置の製造方法Info
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- JPH0644604B2 JPH0644604B2 JP58191924A JP19192483A JPH0644604B2 JP H0644604 B2 JPH0644604 B2 JP H0644604B2 JP 58191924 A JP58191924 A JP 58191924A JP 19192483 A JP19192483 A JP 19192483A JP H0644604 B2 JPH0644604 B2 JP H0644604B2
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- silicide layer
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/856—Complementary IGFETs, e.g. CMOS the complementary IGFETs having different architectures than each other, e.g. high-voltage and low-voltage CMOS
-
- H—ELECTRICITY
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- H10D84/8312—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET] the IGFETs characterised by having different source or drain region structures, e.g. IGFETs having symmetrical source or drain regions integrated with IGFETs having asymmetrical source or drain regions
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は、相補型半導体装置の製造方法の改良に関す
る。
る。
従来、相補型半導体装置例えば相補型(C)ＭＯＳインバ
ータとしては、第１図に示す如く、Ｎ型（100）シリコ
ン基板１にＰ型ウエル領域２を設け、前記基板１のＰ型
ウエル領域２外にＰチヤネルトランジスタＴｐを、かつ
Ｐ型ウエル領域２内にＮチヤネルトランジスタＴＮを設
けた構造のものが知られている。以下に、このインバー
タの製造手順について説明する。
ータとしては、第１図に示す如く、Ｎ型（100）シリコ
ン基板１にＰ型ウエル領域２を設け、前記基板１のＰ型
ウエル領域２外にＰチヤネルトランジスタＴｐを、かつ
Ｐ型ウエル領域２内にＮチヤネルトランジスタＴＮを設
けた構造のものが知られている。以下に、このインバー
タの製造手順について説明する。
まず、前記基板１にウエル領域２を形成した後、基板１
に厚い素子分離領域３を形成する。つづいて、前記基板
１、ウエル領域２上に夫々ゲート絶縁膜４１，４２を介
してポリシリコン等によるゲート電極５１，５２を形成
する。次いで、ウエル領域２上にフオトレジスト膜を選
択的に塗布し、ＰチヤネルトランジスタＴｐ側のゲート
電極５１と上記フオトレジスト膜をマスクとして基板１
に例えばボロンをイオン注入し、ｐ＋型のソース、ドレ
イン領域６，７を形成する。同様に、Ｐチヤネルトラン
ジスタＴｐ側にフオトレジスト側を塗布し、このフオト
レジスト膜とゲート電極５２をマスクとして砒素または
リンをイオン注入し、Ｎ＋型のソース、ドレイン領域
８，９を形成する。その後、更に層間絶縁膜１０を被着
し、コンタクトホール１１…を開口して配線層１２…を
被着する。これにより、基板１にＰチヤネルトランジス
タ（Ｔｐ）を有し、ウエル領域２にＮチヤネルトランジ
スタ（ＴＮ）を有したＣＭＯＳインバータが製造され
る。なお、このＣＭＯＳインバータの各ソース、ドレイ
ン領域６〜９は、１０19〜１０20cm-3の略均一な不純物
濃度を有している。
に厚い素子分離領域３を形成する。つづいて、前記基板
１、ウエル領域２上に夫々ゲート絶縁膜４１，４２を介
してポリシリコン等によるゲート電極５１，５２を形成
する。次いで、ウエル領域２上にフオトレジスト膜を選
択的に塗布し、ＰチヤネルトランジスタＴｐ側のゲート
電極５１と上記フオトレジスト膜をマスクとして基板１
に例えばボロンをイオン注入し、ｐ＋型のソース、ドレ
イン領域６，７を形成する。同様に、Ｐチヤネルトラン
ジスタＴｐ側にフオトレジスト側を塗布し、このフオト
レジスト膜とゲート電極５２をマスクとして砒素または
リンをイオン注入し、Ｎ＋型のソース、ドレイン領域
８，９を形成する。その後、更に層間絶縁膜１０を被着
し、コンタクトホール１１…を開口して配線層１２…を
被着する。これにより、基板１にＰチヤネルトランジス
タ（Ｔｐ）を有し、ウエル領域２にＮチヤネルトランジ
スタ（ＴＮ）を有したＣＭＯＳインバータが製造され
る。なお、このＣＭＯＳインバータの各ソース、ドレイ
ン領域６〜９は、１０19〜１０20cm-3の略均一な不純物
濃度を有している。
しかしながら、前述したＣＭＯＳインバータによれば、
次に示す欠点を有する。
次に示す欠点を有する。
上記のような装置において、集積度を上げるために
ゲート長を短かくすると、前記ソース・ドレイン領域６
〜９の電界が強くなり、いわゆるインパクトアイオナイ
ゼイシヨン（衝突電離）を生じ、Ｎチヤネルトランジス
タではホツトエクトロン、Ｐチヤネルトランジスタでは
ホツトホールがそれぞれのゲート絶縁膜４１，４２に注
入され、それぞれのトランジスタの閾値変動を引き起こ
す。特にこのインパクトアイオナイゼイシヨン化の効率
は、ＮチヤネルトランジスタＴＮで著しく大きいため、
ＮチヤネルトランジスタＴＮのゲート長の短縮化は困難
でしばしば問題となる。
ゲート長を短かくすると、前記ソース・ドレイン領域６
〜９の電界が強くなり、いわゆるインパクトアイオナイ
ゼイシヨン（衝突電離）を生じ、Ｎチヤネルトランジス
タではホツトエクトロン、Ｐチヤネルトランジスタでは
ホツトホールがそれぞれのゲート絶縁膜４１，４２に注
入され、それぞれのトランジスタの閾値変動を引き起こ
す。特にこのインパクトアイオナイゼイシヨン化の効率
は、ＮチヤネルトランジスタＴＮで著しく大きいため、
ＮチヤネルトランジスタＴＮのゲート長の短縮化は困難
でしばしば問題となる。
ＰチヤネルトランジスタＴｐのソース、ドレイン領
域６，７に注入されたボロンは拡散係数が大きいため、
前記ソース、ドレイン領域６，９形成後の熱処理工程に
おいて、図における深さ方向ばかりでなく横方向にも拡
散し、ゲート絶縁膜４１下にソース、ドレイン領域６，
７が大きく伸びる。特に、ゲート絶縁膜４１下に伸びる
横方向拡散は0.7〜0.8μｍもある場合があり、ゲート電
極５とソース、ドレイン領域６，７との寄生容量の増大
を招いて特性を悪化させる。
域６，７に注入されたボロンは拡散係数が大きいため、
前記ソース、ドレイン領域６，９形成後の熱処理工程に
おいて、図における深さ方向ばかりでなく横方向にも拡
散し、ゲート絶縁膜４１下にソース、ドレイン領域６，
７が大きく伸びる。特に、ゲート絶縁膜４１下に伸びる
横方向拡散は0.7〜0.8μｍもある場合があり、ゲート電
極５とソース、ドレイン領域６，７との寄生容量の増大
を招いて特性を悪化させる。
前述した如く、ＰチヤネルトランジスタＴｐのソー
ス、ドレイン領域６，７に注入されたボロンは拡散係数
が大きく、トランジスタが微細化されるにつれ、前記ソ
ース、ドレイン領域６，７の接合深さを浅くする為には
不純物濃度を低くする必要があり、これはソース、ドレ
イン領域６，７の抵抗増加を招き、トランジスタ特性を
悪化させる。なお、一般にトランジスタのゲート電極は
配線としても用いられ、この抵抗も信号伝達特性を悪化
させるので好ましくない。
ス、ドレイン領域６，７に注入されたボロンは拡散係数
が大きく、トランジスタが微細化されるにつれ、前記ソ
ース、ドレイン領域６，７の接合深さを浅くする為には
不純物濃度を低くする必要があり、これはソース、ドレ
イン領域６，７の抵抗増加を招き、トランジスタ特性を
悪化させる。なお、一般にトランジスタのゲート電極は
配線としても用いられ、この抵抗も信号伝達特性を悪化
させるので好ましくない。
本発明は、上記事情に鑑みてなされたもので、Ｎチヤネ
ルトランジスタにおけるホツトエレクトロンによる閾値
の変動と、Ｐチヤネルトランジスタにおけるゲート絶縁
膜を挾みゲート電極下に伸びるソース、ドレイン領域の
横方向拡散による特性の劣化とを防止するとともに、Ｐ
チヤネルトランジスタのソース、ドレイン領域の抵抗、
ゲート電極の抵抗を下げることのできる相補型半導体装
置の製造方法を提供することを目的とするものである。
ルトランジスタにおけるホツトエレクトロンによる閾値
の変動と、Ｐチヤネルトランジスタにおけるゲート絶縁
膜を挾みゲート電極下に伸びるソース、ドレイン領域の
横方向拡散による特性の劣化とを防止するとともに、Ｐ
チヤネルトランジスタのソース、ドレイン領域の抵抗、
ゲート電極の抵抗を下げることのできる相補型半導体装
置の製造方法を提供することを目的とするものである。
［発明の概要］ 本発明は、表面にウェル領域を有する半導体基板上に形
成されたゲート電極とソース、ドレイン領域とを有する
ＮチヤネルトランジスタおよびＰチヤネルトランジスタ
からなる相補型半導体装置の製造方法において、 半導体基板にウェル領域を形成し前記基板表面をＰ型半
導体領域とＮ型半導体領域とに区分する工程と、前記Ｐ
型半導体領域、Ｎ型半導体領域上にゲート絶縁膜を介し
てゲート電極を夫々形成する工程と、一方のゲート電極
をマスクとして前記Ｐ型半導体領域に低濃度のＮ型の第
１不純物をイオン注入し、低不純物領域を形成する工程
と、前記ゲート電極の側壁に夫々絶縁物を形成する工程
と、前記ゲート電極、絶縁物をマスクとして前記Ｐ型半
導体領域に夫々高濃度のＮ型の第２不純物をイオン注入
して高不純物領域を形成するとともに、前記第１不純
物，第２不純物より拡散係数の大きいＰ型の第３不純物
を前記Ｎ型半導体領域にイオン注入して高不純物領域を
形成する工程と、上記２種のトランジスタの少なくとも
Ｐチヤネルトランジスタのソース、ドレイン領域及びゲ
ート電極上にメタルシリサイド層を形成する工程とを具
備し、 前記イオン注入後あるいはメタルシリサイド層の形成後
に熱処理を施して前記Ｐ型半導体領域に低不純物領域及
び高不純物領域からなるＮ型のソース、ドレイン領域を
形成すると同時に、前記Ｎ型半導体領域に高不純物領域
からなるＰ型のソース、ドレイン領域を形成することを
特徴とする相補型半導体装置の製造方法である。
成されたゲート電極とソース、ドレイン領域とを有する
ＮチヤネルトランジスタおよびＰチヤネルトランジスタ
からなる相補型半導体装置の製造方法において、 半導体基板にウェル領域を形成し前記基板表面をＰ型半
導体領域とＮ型半導体領域とに区分する工程と、前記Ｐ
型半導体領域、Ｎ型半導体領域上にゲート絶縁膜を介し
てゲート電極を夫々形成する工程と、一方のゲート電極
をマスクとして前記Ｐ型半導体領域に低濃度のＮ型の第
１不純物をイオン注入し、低不純物領域を形成する工程
と、前記ゲート電極の側壁に夫々絶縁物を形成する工程
と、前記ゲート電極、絶縁物をマスクとして前記Ｐ型半
導体領域に夫々高濃度のＮ型の第２不純物をイオン注入
して高不純物領域を形成するとともに、前記第１不純
物，第２不純物より拡散係数の大きいＰ型の第３不純物
を前記Ｎ型半導体領域にイオン注入して高不純物領域を
形成する工程と、上記２種のトランジスタの少なくとも
Ｐチヤネルトランジスタのソース、ドレイン領域及びゲ
ート電極上にメタルシリサイド層を形成する工程とを具
備し、 前記イオン注入後あるいはメタルシリサイド層の形成後
に熱処理を施して前記Ｐ型半導体領域に低不純物領域及
び高不純物領域からなるＮ型のソース、ドレイン領域を
形成すると同時に、前記Ｎ型半導体領域に高不純物領域
からなるＰ型のソース、ドレイン領域を形成することを
特徴とする相補型半導体装置の製造方法である。
［発明の実施例］ 以下、本発明の一実施例を第２図(a)〜(e)を参照して説
明する。
明する。
〔i〕まず、半導体基板としてのＮ型（１００）シリコ
ン基板（ウエハ）２１表面にＰ型ウエル領域２２を形成
した後、基板２１上に素子分離領域２３を形成した。つ
づいて、前記基板２１上に熱酸化膜及び例えばポリシリ
コン等の電極材とを積層被着した後、これらを同時に写
真蝕刻してゲート絶縁膜２４１，２４２とこのゲート絶
縁膜２４１，２４２上のゲート電極２５１，２５２とを
夫々形成した（第２図(a)図示）。次いで、Ｐ型チヤネ
ルトランジスタ形成予定部側に図示しないレジスト膜を
塗布し、ゲート電極２５２をマスクとしてＮチヤネルト
ランジスタ形成予定部側に例えばリンをイオン注入し、
１０17〜１０19cm-3の低濃度の第１の不純物領域（低不
純物領域）２６１，２６２を形成した。更に、上記レジ
スト膜を除去した後、ウエハ２１上面に厚さ２０００〜
５０００ÅのSiO2膜２７をＣＶＤ（Chemical Vapour
Deposition）法によつて堆積した（第２図(b)図示）。
ここで、このSiO2膜２７は、被着すべき面の方向に拘ら
ず略一定の膜厚で被着するため、段差部においてはウエ
ハ２１面の垂直方向の膜厚が厚いものとなる。しかる
後、前記SiO2膜２７をＲＩＥ（Reactive Ion Etchin
g）法等の異方性エツチングによりエツチングを行つ
た。このとき、ゲート電極２５１，２５２の端面の段差
部に被着するSiO2膜２７が厚いため、ゲート電極２
５１，２５２の側壁にSiO2膜２７′が残つた。なお、図
では素子分離領域２３側に残つた側壁SiO2膜は特に示し
ていない。この後、ウエハ２１上にレジスト膜を被着
し、Ｎチヤネルトランジスタ形成予定部側が露出するよ
うに該レジスト膜を選択的にエツチング除去してレジス
トパターン２８を形成した。ひきつづき、このレジスト
パターン２８及び前記ゲート電極２５２等をマスクとし
て砒素をドーズ量３×１０11cm-2でイオン注入し、高濃
度の第２の不純物領域（高不純物領域）２９１，２９２
を形成した。なお、その結果、一方の第１、第２の不純
物領域２６１，２９１からソース領域３０が形成され、
他方の第１、第２の不純物領域２６２，２９２からドレ
イン領域３１が形成された（第２図(c)図示）。
ン基板（ウエハ）２１表面にＰ型ウエル領域２２を形成
した後、基板２１上に素子分離領域２３を形成した。つ
づいて、前記基板２１上に熱酸化膜及び例えばポリシリ
コン等の電極材とを積層被着した後、これらを同時に写
真蝕刻してゲート絶縁膜２４１，２４２とこのゲート絶
縁膜２４１，２４２上のゲート電極２５１，２５２とを
夫々形成した（第２図(a)図示）。次いで、Ｐ型チヤネ
ルトランジスタ形成予定部側に図示しないレジスト膜を
塗布し、ゲート電極２５２をマスクとしてＮチヤネルト
ランジスタ形成予定部側に例えばリンをイオン注入し、
１０17〜１０19cm-3の低濃度の第１の不純物領域（低不
純物領域）２６１，２６２を形成した。更に、上記レジ
スト膜を除去した後、ウエハ２１上面に厚さ２０００〜
５０００ÅのSiO2膜２７をＣＶＤ（Chemical Vapour
Deposition）法によつて堆積した（第２図(b)図示）。
ここで、このSiO2膜２７は、被着すべき面の方向に拘ら
ず略一定の膜厚で被着するため、段差部においてはウエ
ハ２１面の垂直方向の膜厚が厚いものとなる。しかる
後、前記SiO2膜２７をＲＩＥ（Reactive Ion Etchin
g）法等の異方性エツチングによりエツチングを行つ
た。このとき、ゲート電極２５１，２５２の端面の段差
部に被着するSiO2膜２７が厚いため、ゲート電極２
５１，２５２の側壁にSiO2膜２７′が残つた。なお、図
では素子分離領域２３側に残つた側壁SiO2膜は特に示し
ていない。この後、ウエハ２１上にレジスト膜を被着
し、Ｎチヤネルトランジスタ形成予定部側が露出するよ
うに該レジスト膜を選択的にエツチング除去してレジス
トパターン２８を形成した。ひきつづき、このレジスト
パターン２８及び前記ゲート電極２５２等をマスクとし
て砒素をドーズ量３×１０11cm-2でイオン注入し、高濃
度の第２の不純物領域（高不純物領域）２９１，２９２
を形成した。なお、その結果、一方の第１、第２の不純
物領域２６１，２９１からソース領域３０が形成され、
他方の第１、第２の不純物領域２６２，２９２からドレ
イン領域３１が形成された（第２図(c)図示）。
〔ii〕次に、前記レジストパターン２８を除去した後、
Ｐ型ウエル２２をフオトレジスト膜で覆いボロンを１×
１０13〜３×１０15cm-3の濃度でイオン注入した。ここ
で、このイオン注入は、Ｎチヤネルトランジスタの場合
と同様に段差部に残存SiO2膜２７′が形成されているた
め、残存SiO2膜２７′もマスクとして用いられる。そし
て、ＰチヤネルトランジスタのＰ＋型のソース、ドレイ
ン領域３２，３３が形成された。つづいて、７００〜１
０００℃の熱処理によつて、注入した不純物の活性化と
拡散を行なつた。この結果、ソース、ドレイン領域３
２，３３は、Ｐチヤネルトランジスタのゲート電極２５
１に対して自己整合的となつた。次いで、厚さ５００〜
１０００Åのチタン層を全面に蒸着した後、７００〜９
００℃で３０分間熱処理を施した。その結果、Ｎチヤネ
ル、Ｐチヤネルトランジスタのソース、ドレイン領域３
０〜３３及びゲート電極２５２，２５１のシリコンは前
記チタンと反応し、低抵抗層としてのチタンシリサイド
層３４…を形成した。この際、他の領域ではチタンシリ
サイド層を形成せずチタン層のままである。更に、過酸
化水素：アンモニア：水＝５：１：１の混合液でチタン
層のみを選択的にエツチング除去した（第２図(d)図
示）。しかる後、全面に層間絶縁層３５を形成した後、
Ｎチヤネル、Ｐチヤネルトランジスタのソース、ドレイ
ン領域３０〜３３及びゲート電極２５２，２５１の一部
に対応する層間絶縁膜３５を選択的に開口してコンタク
トホール３６…を形成し、更にＡｌ配線３７…を形成し
てＣＭＯＳインバータを製造した（第２図(e)図示）。
Ｐ型ウエル２２をフオトレジスト膜で覆いボロンを１×
１０13〜３×１０15cm-3の濃度でイオン注入した。ここ
で、このイオン注入は、Ｎチヤネルトランジスタの場合
と同様に段差部に残存SiO2膜２７′が形成されているた
め、残存SiO2膜２７′もマスクとして用いられる。そし
て、ＰチヤネルトランジスタのＰ＋型のソース、ドレイ
ン領域３２，３３が形成された。つづいて、７００〜１
０００℃の熱処理によつて、注入した不純物の活性化と
拡散を行なつた。この結果、ソース、ドレイン領域３
２，３３は、Ｐチヤネルトランジスタのゲート電極２５
１に対して自己整合的となつた。次いで、厚さ５００〜
１０００Åのチタン層を全面に蒸着した後、７００〜９
００℃で３０分間熱処理を施した。その結果、Ｎチヤネ
ル、Ｐチヤネルトランジスタのソース、ドレイン領域３
０〜３３及びゲート電極２５２，２５１のシリコンは前
記チタンと反応し、低抵抗層としてのチタンシリサイド
層３４…を形成した。この際、他の領域ではチタンシリ
サイド層を形成せずチタン層のままである。更に、過酸
化水素：アンモニア：水＝５：１：１の混合液でチタン
層のみを選択的にエツチング除去した（第２図(d)図
示）。しかる後、全面に層間絶縁層３５を形成した後、
Ｎチヤネル、Ｐチヤネルトランジスタのソース、ドレイ
ン領域３０〜３３及びゲート電極２５２，２５１の一部
に対応する層間絶縁膜３５を選択的に開口してコンタク
トホール３６…を形成し、更にＡｌ配線３７…を形成し
てＣＭＯＳインバータを製造した（第２図(e)図示）。
本発明に係るＣＭＯＳインバータは、第２図(e)に示す
如く、シリコン基板２１にＰ型ウエル領域２２を設け、
このウエル領域２２に低濃度、高濃度の不純物領域２６
１，２９１からなるソース領域２０をかつ低濃度、高濃
度の不純物領域２６２，２９２からなるドレイン領域３
１を設け、更にＮチヤネル、Ｐチヤネルトランジスタの
ソース、ドレイン領域２９〜３２及びゲート電極２
５２，２５１上にチタンシリサイド層３３…を設けた構
造になつている。
如く、シリコン基板２１にＰ型ウエル領域２２を設け、
このウエル領域２２に低濃度、高濃度の不純物領域２６
１，２９１からなるソース領域２０をかつ低濃度、高濃
度の不純物領域２６２，２９２からなるドレイン領域３
１を設け、更にＮチヤネル、Ｐチヤネルトランジスタの
ソース、ドレイン領域２９〜３２及びゲート電極２
５２，２５１上にチタンシリサイド層３３…を設けた構
造になつている。
しかして、本発明に係るＣＭＯＳインバータによれば、
高濃度の第２の不純物領域２６２，２９２とゲート絶縁
膜２４２との間に低濃度の第１の不純物領域２６１，２
９１が形成されているため、ドレイン領域３１に電圧を
印加したときにドレイン領域３１近傍に発生する電界を
分散させることができ、インパクトアイオナイゼイシヨ
ンを制御できる。また、Ｎチヤネル、Ｐチヤネルのトラ
ンジスタのソース、ドレイン領域３０〜３３及びゲート
電極２５２，２５１上のメタルシリサイド層３４…の存
在により、ソース、ドレイン領域３０〜３３及びゲート
電極２５２，２５１を低抵抗化でき、デバイス特性を向
上できる。
高濃度の第２の不純物領域２６２，２９２とゲート絶縁
膜２４２との間に低濃度の第１の不純物領域２６１，２
９１が形成されているため、ドレイン領域３１に電圧を
印加したときにドレイン領域３１近傍に発生する電界を
分散させることができ、インパクトアイオナイゼイシヨ
ンを制御できる。また、Ｎチヤネル、Ｐチヤネルのトラ
ンジスタのソース、ドレイン領域３０〜３３及びゲート
電極２５２，２５１上のメタルシリサイド層３４…の存
在により、ソース、ドレイン領域３０〜３３及びゲート
電極２５２，２５１を低抵抗化でき、デバイス特性を向
上できる。
また、本発明によれば、Ｐチヤネルトランジスタの製造
に際し、拡散係数の大きなボロンの横方向拡散を予め見
込んでゲート電極２５１の側壁に残存SiO2膜２７′を形
成しておき、この残存SiO2膜２７′もマスクとしてボロ
ンをイオン注入するため、ゲート絶縁膜２４１を挾んで
ゲート電極２５１下に伸びるソース、ドレイン領域３
１，３２を容易に0.2μｍ以下に抑制でき、寄生容量を
低減できる。
に際し、拡散係数の大きなボロンの横方向拡散を予め見
込んでゲート電極２５１の側壁に残存SiO2膜２７′を形
成しておき、この残存SiO2膜２７′もマスクとしてボロ
ンをイオン注入するため、ゲート絶縁膜２４１を挾んで
ゲート電極２５１下に伸びるソース、ドレイン領域３
１，３２を容易に0.2μｍ以下に抑制でき、寄生容量を
低減できる。
なお、上記実施例では、チタンシリサイド層をＮチヤネ
ル、Ｐチヤネルトランジスタの夫々のソース、ドレイン
領域及びゲート電極上に形成する場合について述べた
が、これに限らず、例えばＰチヤネルトランジスタの夫
々のソース、ドレイン領域及びゲート電極上のみに形成
する場合でも同様の効果が期待できる。以下、かかる場
合について第３図(a)，(b)を用いて説明する。即ち、上
記実施例のようにＰ＋型のソース、ドレイン領域３２，
３３を形成後、厚さ１０００〜１５００Åのチタンシリ
サイド層４１をスパツタ法により全面に蒸着し、写真蝕
刻法によりＰチヤネルトランジスタのソース、ドレイン
領域３１，３２及びゲート電極２５１上のみにチタンシ
リサイド層４１を残した（第３図(a)図示）。以下、実
施例と同様にして層間絶縁膜３４、コンタクトホール３
６…及びＡｌ配線３７を形成してＣＭＯＳインバータを
製造する（第３図(b)図示）。
ル、Ｐチヤネルトランジスタの夫々のソース、ドレイン
領域及びゲート電極上に形成する場合について述べた
が、これに限らず、例えばＰチヤネルトランジスタの夫
々のソース、ドレイン領域及びゲート電極上のみに形成
する場合でも同様の効果が期待できる。以下、かかる場
合について第３図(a)，(b)を用いて説明する。即ち、上
記実施例のようにＰ＋型のソース、ドレイン領域３２，
３３を形成後、厚さ１０００〜１５００Åのチタンシリ
サイド層４１をスパツタ法により全面に蒸着し、写真蝕
刻法によりＰチヤネルトランジスタのソース、ドレイン
領域３１，３２及びゲート電極２５１上のみにチタンシ
リサイド層４１を残した（第３図(a)図示）。以下、実
施例と同様にして層間絶縁膜３４、コンタクトホール３
６…及びＡｌ配線３７を形成してＣＭＯＳインバータを
製造する（第３図(b)図示）。
また、上記実施例では、低抵抗層としてチタンシリサイ
ド層を用いたが、これに限らず、モリブデンシリサイド
層、プラチナシリサイド層、タンタルシリサイド層、タ
ングステンシリサイド層等のメタルシリサイド層、ある
いは他の材料層でもよい。ただし、材料によつてはシリ
サイド形成温度が変わるので、熱処理温度を適宜変更す
る必要がある。
ド層を用いたが、これに限らず、モリブデンシリサイド
層、プラチナシリサイド層、タンタルシリサイド層、タ
ングステンシリサイド層等のメタルシリサイド層、ある
いは他の材料層でもよい。ただし、材料によつてはシリ
サイド形成温度が変わるので、熱処理温度を適宜変更す
る必要がある。
以上詳述した如く本発明によれば、Ｎチヤネルトランジ
スタのホツトエレクトロンによる閾値の変動と、Ｐチヤ
ネルトランジスタのゲート電極に伸びるソース、ドレイ
ン領域の横方向拡散による特性の劣化、ソース、ドレイ
ン領域及びゲート電極の高抵抗化による特性の劣化を抑
制できる信頼性の高い相補型半導体装置の製造方法を提
供できるものである。
スタのホツトエレクトロンによる閾値の変動と、Ｐチヤ
ネルトランジスタのゲート電極に伸びるソース、ドレイ
ン領域の横方向拡散による特性の劣化、ソース、ドレイ
ン領域及びゲート電極の高抵抗化による特性の劣化を抑
制できる信頼性の高い相補型半導体装置の製造方法を提
供できるものである。
第１図は従来のＣＭＯＳインバータの断面図、第２図
(a)〜(e)は本発明の一実施例に係るＣＭＯＳインバータ
の製造方法を工程順に示す断面図、第３図(a)，(b)は本
発明の他の実施例に係るＣＭＯＳインバータの製造方法
を工程順に示す断面図である。 ２１……Ｎ型（１００）シリコン基板（半導体基板）、
２２……Ｐ型ウエル領域、２３……素子分離領域、２４
１，２４２……ゲート絶縁膜、２５１，２５２……ゲー
ト電極、２６１，２６２，２９１，２９２……不純物領
域、２７，２７′……SiO2膜、３０，３２……ソース領
域、３１，３３……ドレイン領域、３４，４１……チタ
ンシリサイド層（低抵抗層）、３５……層間絶縁膜、３
６……コンタクトホール、３７……Ａｌ配線。
(a)〜(e)は本発明の一実施例に係るＣＭＯＳインバータ
の製造方法を工程順に示す断面図、第３図(a)，(b)は本
発明の他の実施例に係るＣＭＯＳインバータの製造方法
を工程順に示す断面図である。 ２１……Ｎ型（１００）シリコン基板（半導体基板）、
２２……Ｐ型ウエル領域、２３……素子分離領域、２４
１，２４２……ゲート絶縁膜、２５１，２５２……ゲー
ト電極、２６１，２６２，２９１，２９２……不純物領
域、２７，２７′……SiO2膜、３０，３２……ソース領
域、３１，３３……ドレイン領域、３４，４１……チタ
ンシリサイド層（低抵抗層）、３５……層間絶縁膜、３
６……コンタクトホール、３７……Ａｌ配線。
Claims (5)
- 【請求項１】表面にウェル領域を有する半導体基板上に
形成されたゲート電極とソース、ドレイン領域とを有す
るＮチャネルトランジスタおよびＰチャネルトランジス
タからなる相補型半導体装置の製造方法において、 半導体基板にウェル領域を形成し前記基板表面をＰ型半
導体領域とＮ型半導体領域とに区分する工程と、前記Ｐ
型半導体領域、Ｎ型半導体領域上にゲート絶縁膜を介し
てゲート電極を夫々形成する工程と、一方のゲート電極
をマスクとして前記Ｐ型半導体領域に低濃度のＮ型の第
１不純物をイオン注入し、低不純物領域を形成する工程
と、前記ゲート電極の側壁に夫々絶縁物を形成する工程
と、前記ゲート電極、絶縁物をマスクとして前記Ｐ型半
導体領域に夫々高濃度のＮ型の第２不純物をイオン注入
して高不純物領域を形成するとともに、前記第１不純
物，第２不純物より拡散係数の大きいＰ型の第３不純物
を前記Ｎ型半導体領域にイオン注入して高不純物領域を
形成する工程と、上記２種のトランジスタの少なくとも
Ｐチャネルトランジスタのソース、ドレイン領域及びゲ
ート電極上にメタルシリサイド層を形成する工程とを具
備し、 前記イオン注入後あるいはメタルシリサイド層の形成後
に熱処理を施して前記Ｐ型半導体領域に低不純物領域及
び高不純物領域からなるＮ型のソース、ドレイン領域を
形成すると同時に、前記Ｎ型半導体領域に高不純物領域
からなるＰ型のソース、ドレイン領域を形成することを
特徴とする相補型半導体装置の製造方法。 - 【請求項２】前記第２不純物が砒素で、かつ第３不純物
がボロンである特許請求の範囲第１項記載の相補型半導
体装置の製造方法。 - 【請求項３】メタルシリサイド層が、チタンシリサイド
層、モリブデンシリサイド層、プラチナシリサイド層、
タンタルシリサイド層、タングステンシリサイド層のい
ずれかであることを特徴とする特許請求の範囲第１項記
載の相補型半導体装置の製造方法。 - 【請求項４】半導体基板の材質がシリコンで、かつゲー
ト電極の材質がポリシリコンであることを特徴とする特
許請求の範囲第１項記載の相補型半導体装置の製造方
法。 - 【請求項５】Ｎ型、Ｐ型ソース、ドレイン領域を形成し
た後、全面にメタルを蒸着し熱処理することにより、メ
タルをソース、ドレイン領域及びゲート電極中のシリコ
ンと反応させてメタルシリサイド層を形成することを特
徴とする特許請求の範囲第１項記載の相補型半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58191924A JPH0644604B2 (ja) | 1983-10-14 | 1983-10-14 | 相補型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58191924A JPH0644604B2 (ja) | 1983-10-14 | 1983-10-14 | 相補型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6084859A JPS6084859A (ja) | 1985-05-14 |
| JPH0644604B2 true JPH0644604B2 (ja) | 1994-06-08 |
Family
ID=16282702
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58191924A Expired - Lifetime JPH0644604B2 (ja) | 1983-10-14 | 1983-10-14 | 相補型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0644604B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0716000B2 (ja) * | 1985-10-25 | 1995-02-22 | 株式会社日立製作所 | 半導体集積回路装置の製造方法 |
| US4956311A (en) * | 1989-06-27 | 1990-09-11 | National Semiconductor Corporation | Double-diffused drain CMOS process using a counterdoping technique |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57138169A (en) * | 1981-02-20 | 1982-08-26 | Hitachi Ltd | Complementary type insulating gate field-effect semiconductor device |
| JPS57152161A (en) * | 1981-03-16 | 1982-09-20 | Seiko Epson Corp | Manufacture of semiconductor device |
| JPS57192063A (en) * | 1981-05-20 | 1982-11-26 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS57192079A (en) * | 1981-05-22 | 1982-11-26 | Hitachi Ltd | Semiconductor device |
-
1983
- 1983-10-14 JP JP58191924A patent/JPH0644604B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6084859A (ja) | 1985-05-14 |
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