JPS6165470A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は半導体集積回路装置に係り、特に半導体集積回
路装置を構成するＭＯ５型電界効果トランジスタの超微
細化に伴う高耐圧化対策及びゲート電極の低抵抗化対策
を損うことなく、すべてのトランジスタのしきい電圧を
所望値に設定し得る半導体集積回路装置に関する。

〔発明の′？ｒ景〕

従来の半導体集積回路装置、特にＭＯ５型電界効果トラ
ンジスタ（以降、単にトランジスタと略記する）で構成
される半導体集積回路装置（以降集積回路と略記する）
のゲート電極は構成トランジスタの特性仕様と関係なく
集積回路内ですべて同一構造で構成されていた。上記構
成に於て、トランジスタのしきい電圧値はゲート酸化膜
厚、半導体表面不純物濃度、ゲート電極物質の仕事関数
。

及びゲート酸化膜内電荷密度と表面準位密度により決定
される後者二つは製造工程に依存する因子であるが製造
工程を清浄に管理すれば実質的に無視できる程度にまで
制御できる。ゲート電極構造が集積回路内で同一構成で
ある事の欠点はトランジスタの微細化、すなわちゲート
電極寸法の微細化の進展に伴つ°Ｃ生ずる。ゲート電極
長、及び幅の微細化に伴い、ゲート電位はソース、ドレ
イン電位やフィールド酸化膜領域の影響を受け、いわゆ
る２次元効果、さらには３次元効果を生ずる。

上記効果により、しきい電圧値はゲート電極長や１！極
幅に大きく依存し、前記したトランジスタ構造定数だけ
では制御されなくなる欠点を有している。集積回路内の
しきい電圧値を制御する方法としてはチャネル領域とな
る所望領域の半導体表面にイオン打込みを行い、同領域
の表面不純物濃度を任意値に設定し、所望のしきい電圧
値を得る手法が広く用いられている。しかしながら上記
手法も、半導体表面不純物濃度が変化するため超微細ト
ランジスタのソース・ドレイン間耐圧も同時に変化させ
る欠点を有している。同一集積回路内トランジスタの各
しきい電圧値制御に関する他の手法は相補型ＭＯ８電界
効果トランジスタ（以降ＣＭＯＳトランジスタと記する
）のゲート電極構成に関するもので例えば１９８３年度
国際電子装置学会（Ｉｎｔａｒｎａｔｉｏｎａｌ　Ｅｌ
ｓｃｔｒｏｎ　Ｄｅｕｉｃｅｓ　Ｍｅｅｔｉｎｑ）でＭ
ｕｒａｏ　らによりｒａ　Ｈｉｇｈ　Ｐｅｒｆｏｒｍａ
ｎｃｅ　ＣＭＯ５Ｔａｃｈｖｏｌｏｇｇｗｉｔｈ　Ｔｉ
５ｉｌｉｃｉｄａｓ　Ｐ／Ｎ−ｔｙｐｅＰｏｌｙｓｉｇ
ａｔａｓ　Ｊと題して発表された論文に記載された手法
である。すなわち、ＣＭＯＳトランジスタに於いてｐチ
ャネル、及びｎチャネルの各トランジスタの各ゲート電
極として各々ｐ型、及びｎ型の不純物を添加した異種の
ポリＳｉ層により構成するものである。上記ゲート構成
は従来のＣＭＯＳトランジスタのゲート電極がｎ型不純
物が添加されたポリＳｉ層のみによって構成されていた
ためｐチャネルトランジスタのしきい電圧値Ｖ？がｎチ
ャネルトランジスタの■７に比べ約１ｖ程度高く設定さ
れてしまう欠点を解消せんとするものである。

集積回路を構成する各トランジスタのｖ７制御の観点か
らｐチャネルトランジスタのゲート電極をｐ型ポリＳｉ
層で、又ｎチャネルトランジスタのゲート電極をｎ型ポ
リＳｉ層で各々構成する手法は極めて有効であるが、他
方トランジスタの微細化、すなわちゲート電極の微細化
に対応する為のゲート電極の低抵抗化の観点からは十分
とは言えない、ポリＳｉ層の抵抗は金属シリサイド層の
約１０倍、高融点金属に比べると１０２倍も高抵抗であ
り特にｐ型ポリＳｉに於ては２００Ω／口以上にも達し
、高速動作が要求される超大規模集積回路の超微細化超
高集積化には適用できない、ポリＳｉ層と高融点金属を
反応させ金属シリサイド化する技術は公知であり、上記
によりゲート電極の低抵抗化は容易に実現できる。しか
しながら上記のシリサイド化に関しては従来、ゲート電
極の低抵抗化の観点からだけで実施されており、したが
ってポリＳｉ層はすべてシリサイド層に変換されＶ□値
の仕事関数成分はポリＳｉ層に添加された不純物の種類
によらずシリサイドの仕事関数により決定される。シリ
サイド層とポリＳｉ層の重合せ膜をゲート電極とする構
造も公知であり、１９８３年度のＩｎｔｓｒｎａｔｉｏ
ｎａｌ　Ｅｌｅｃｔｒｏｎ　ＤｅｖｉｃａＭｅｅｔｉｎ
ｇで”　Ａ　Ｒｅｖｉｅｗ　ｏｆ　Ｒａｆｒａｃｔｏｖ
ｙ　Ｇａｔｓｓ　ｆｏｒＭＯ３ＶＬＳＩ　（２４，１）
”と題する講演中で発表されている。しかしながらこの
報告に於てもシリサイド層によるゲート電極の低抵抗化
を実現すると共にシリサイド層がゲート酸化膜と直接接
することによるトランジスタの信頼性低下を防止する為
にシリサイド層下にポリＳｉ層を設置している。

すなわちポリＳｉ層のシリサイド化、及びポリＳｉ下敷
構造はゲート電極の低抵抗化とトランジスタの高信頼度
化の観点からのみ実施されているだけであり、各種構成
トランジスタのｖ７値制御まで考慮に入れた集積回路の
超微細化超高集積化に対する総合的改善とはなっていな
い欠点を有していた。

上記ポリＳｉ下敷構造においても■ア値制御の思想にま
で従来、達し得なかったのは多層重合せ電極構造に於て
、いずれの層の仕事関係がＶ、値制御に寄与するか学術
的に明らかでなかったためと考えられる。尚、上記従来
のポリＳｉとシリサイドの２層ゲート構造はシリサイド
層をスパッタ法等により堆積する製法を用いていた為、
ソース・ドレイン拡散層も同時にシリサイド化すること
ができず、ソース・ドレイン低抵抗化の要求を満せない
欠点も有していた。

〔発明の目的〕

本発明の目的は半導体集積回路装置の超微細化超高集積
化傾向に対応すべく、過度なイオン打込みによる半導体
表面不純物濃度の改変によりドレイン・ソース間耐圧の
低下等の欠点を招くことなく、各種構成トランジスタの
しきい電圧値を所望値に設定でき、かつゲート電極配線
の低抵抗化も同時に達成し得る半導体集積回路装置を提
供することにある。

−〔発明の概要〕 本発明は多層重合せゲート電極構造を有するトランジス
タに於て、ゲート酸化膜に接する最下層電極の仕事関数
だけがトランジスタのしきい電圧値の決定に寄与し、上
層電極の仕事関数は寄与しないことを実験的に見出した
事実に基づく、さらに本発明はポリＳｉのシリサイド化
において、極めて薄いポリＳｉ層を最下層部に制御性よ
く残置し得る技術を新たに開発した事実に基づく。

多層重合せゲート電極構造としきい電圧値の関係を調べ
る手段として、高濃度に燐（Ｐ）を添加したポリＳｉ膜
とチタニウム（Ｔｉ）膜の２層構造ゲート電極を有する
ＭＯ８型容量素子を作成した。上記素子に６５０℃程度
の熱処理を施すとＳｉとＴｉの反応によりチタンシリサ
イド（ＴｉＳｉ２）層がポリＳｉとＴｉ膜間に形成され
る。ＴｉＳｉ、層の形成膜厚は熱処理時間をパラメータ
にすることにより各種設定した。各種熱処理時間経過後
のＴ　Ｉ　Ｓ　ｌ＊　＋ポリＳｉ層及びＴｉの各膜厚は
同一条件で熱処理した別途試料断面を走査型電子顕ｍ鏡
によりａｍし求めた。上記ｉＩ！祭によって求めた残存
ポリＳｉ膜厚と、測定により求めたＭＯＳ型容社素子の
フラットバンド電圧値Ｖ□の関係を求めた結果、３００
ｎｍ乃至１５ｎｍのポリＳｉＭが残存する各種ＭＯ８型
容量素子のＶ　Ｆ　ｌ値はいずれもポリＳｉ膜厚によら
ず−０，５５Ｖと一定性を示した。一方、残存ポリＳｉ
が存在せずＴｉとＴ　ｘ　Ｓ　ｉｘ層でゲート電極が構
成されるＭＯ３Ｏ３型容量素子てはｖ、１値がほぼＯｖ
と上昇した。上記結果の示すところは。

ｖｔｍ値又はしきい電圧値に寄与するゲート電極の仕事
関数にはゲート酸化膜に直接液する導電層のものだけが
関与し、しかもその関与は１５ｎｍと極、めて薄い膜厚
構成に於ても見られることである。

本発明は新規に見出された上記実験結果に基づくもので
ある。すなわち、所望の不純物を所望量添加したポリＳ
ｉ層を第１Ｍとし、その上にシリサイド層、又は金属層
を重合せてゲート電極を構成する。上記の不純物添加条
件は各トランジスタごとに所望条件に設定することによ
りチャネル領域の表面不純物濃度を改変させることなく
、すなわち、トランジスタのソース・ドレイン間耐圧に
影響を与えることなく、シきい電圧値を任意に設定でき
る。上記構造の実現に於て、ポリＳｉのシリサイド化技
術を用いる場合、問題となるのが残存ポリＳｉ膜厚の正
確な制御手段である。上記手段としては金属膜中へのＳ
ｉの拡散を阻害する導電性薄膜を金属層とポリＳｉ層間
に形成する必要がある６本発明は上記効果を有するもの
として高融点金属の窒化膜が極めて有効であり、高融点
金属窒化膜がシリサイド層とポリＳｉ層間に介在してい
れば上記ポリＳｉ層のシリサイド化はまったく進行しな
いことを見出した事実に基づく。

〔発明の実施例〕

以下、本発明の実施例によってさらに詳細に説明する。

説明の都合上、図面をもって説明するが要部が拡大して
示されているので注意を要する。

＠１図は本発明による第３の実施例を示す図であり、詳
細は後述する。

実施例１ 第２図乃至第５図は本発明による半導体集積回路装置の
一実施例を工程順に示した図で、１４はｎ導電型抵抗率
１０Ω・ｌのシリコン基板である。

シリコン基板１４の表面に公知の素子分離技術を用いて
０．７　　μｍの厚いフィルド酸化膜２を形成する。続
いて所望領域を膜厚１μｍのホトレジスト膜が覆い、ホ
トレジスト膜が覆われない活性領域内の所望領域にボロ
ンのイオン打込みを行ない、ホトレジスト膜除去後の熱
処理により接合深さ２μｍ１表面不純物濃度３　Ｘ　１
０’“１４のｐ導電型ウェル１５を形成した６次にウェ
ル領域１５の半導体表面を露出し、２０ｎｍなる膜厚の
清浄なゲート酸化膜３と約０．２　　μｍのシリコン薄
膜５を順次形成した。この状態でＰＯＣＱ、　をソース
とする熱拡散により上記シリコン薄膜５に燐ＣＰ”）の
高濃度拡散を行い１表面に形成される燐ガラスを除去し
た。続いて約０．１　　μｍのシリコン窒化膜を全面に
堆積させた。しかる後、写真蝕刻法により上記シリコン
薄膜５とシリコン窒化膜１６を同時に加工し、シリコン
ゲート電極４とゲート保護膜Ｊｉｉ１１１！！１６を形
成した。蝕刻後のゲート長は約１．２μｍであった。次
に７００℃の低温湿式酸化法によりシリコン基板１４上
に２０ｎｍのシリコン酸化膜１７を形成した。上記湿式
酸化に於て、高濃度に燐が拡散されたシリコンゲート電
極の露出部、すなわち側壁にはおよそ０．１μｍのシリ
コン酸化膜８が形成された。尚、ゲート保護絶縁膜１６
上にはシリコン酸化膜はほとんど成長しなかった。この
状態に於いて、ウェル領域１５を除いた所望領域上をホ
トレジスト膜１８で選択的に覆い、ホトレジストｌｌ１
１８とゲート保護絶縁膜１６をマスクとして薄いシリコ
ン酸化膜１７を介して砒素を加速エネルギー７０　Ｋ　
ｅ　Ｖ　、打込み量Ｉ　Ｘ　１０”ａＩ−”の条件でシ
リコン基板１４内にイオン打込みを行った（第２図）、
上記イオン打込みの後ホトレジスト膜１８を除去し、打
込みイオンの活性化熱処理を施し、ドレイン拡散層９及
びソース拡＠Ｍ９′を形成した。

次にシリコン基板１４表面に露出している薄いシリコン
酸化膜１７を全面的に除去した後、２゜ｎｍなる膜厚の
清浄なシリコン酸化１１１１９を形成する。シリコン酸
化膜１９はウェル領域１５内のドレイン拡散層９及びソ
ース拡散層９′上にも成長するが上記拡散層上のシリコ
ン酸化膜１９は選択的に除去する。尚、シリコン酸化膜
の選択除去に先だってシリコンゲート電極５上のゲート
保護絶縁膜１６を熱燐酸溶液により選択的に除去し、シ
リコンゲート電極５上面部分を露出した。この状態に於
て約０．３μｍ゛なる膜厚を有するタングステン（Ｗ）
！Ｉ！［２０及び２０′をスパッタリング法により全面
に被着させ、続いてホスフィン（ＰＨ，）をわずかに添
加したモノシラン（ＳｉＨ，）の低温酸化反応により０
．３μｍの硅燐酸ガラス２１及び２１′を全面に堆積し
た。次に写真蝕刻法によりウェル領域を除く半導体基板
上の上記Ｗ膜と硅燐酸ガラスを同一マスクにより蝕刻し
、金属ゲート電極２ｏ及びその保護膜２１を形成した。

上記の蝕刻に於てウェル領域１５上のＷ膜２０’及び硅
燐酸ガラスＩＩ！！　２１　’は残置させた（第３図）
。

第３図の状態に於て、７００℃の水素雰囲気で加熱し、
シリコン基板、又はシリコン薄膜とｗｍが直接接触して
いる領域でＷのシリサイド化反応をおこさせ約０．３μ
ｍのタングステンシリサイド（ＷＳ　ｘｚ　）　ｌｌ１
１０．１０’及び１１．１１’を上記接触領域にのみ選
択的に形成した。上記の反応に於いてシリコン酸化膜２
、及び８上に於いてＷ膜は反応せずＷＳｉ２膜は形成さ
れない。

ＷＳｉ２膜の形成後、金属ゲート電極２ｏとして残置さ
せたい所望領域上をホトレジスト膜で選択的に覆い、露
出している未反応のＷ膜２１′を過酸化水素水（Ｈ２０
２）で選択的に除去した。上記のエツチング液によって
はＷ　Ｓ　ｘ　ｘ　Ｉｌｊ　１０　ｐ　１０’及び１１
は除去されず、ウェル領域１５内のｎ導電型ドレイン拡
散層９上、ソース拡散層９′上及びゲート電極部に各々
残置された。尚上記シリサイド化反応に於て、シリコン
ゲート電１Ｉｉ５はＷＳｉ、ゲート電極１１に完全に置
換された６次に未反応のＷ膜の選択除去に用いたホトレ
ジスト膜を除去した後、ウェル領域１５を含む所望領域
上をホトレジスト膜で選択的に覆い、上記ホトレシスト
膜、及び金１＆ＷＩ４２ｏをマスクにしてボロンを加速
エネルギー３０ＫｅＶ、打込み量ｌＸ１０１１ｃｍ１の
条件でイオン打込みしてからホトレジスト膜の除去、及
び打込みイオンの活性化熱処理を施し、ｐｍ電型のソー
ス拡散層２２．及びドレイン拡散層２２′　を形成した
（第４図）。

その後、公知の配線形成技術に従い、化学気相反応によ
るシリコン酸化膜１２の堆積と所望箇所への開孔、さら
にはアルミニウム（ＡＮ）膜の全面蒸着と、所望の回路
構成に従ったＡ２膜の蝕刻により取り出し電極１３．１
３’及び１３＃を含む電極及び配線を構成した（第５図
）。

上記の製造工程を経て製造されたＣＭＯＳトランジスタ
構成による半導体集積回路装置に於いては、ゲート電極
直下の半導体表面近傍にしきい電圧Ｖ？値を制御するた
めのイオン打込み工程を施していないにもかかわらず、
Ｗなる金属ゲート電極２０を有するｐチャネルトランジ
スタのＶ？値は−０，２５Ｖ　、ＷＳ　ｉ２なるシリサ
イドゲート電極を有するｎチャネルトランジスタのｖ７
値は＋Ｏ，，２５Ｖ　　と低く、かつエンハンスメント
状態に設定することができた。上記結果をゲート電極材
料以外の素子構造が本実施例のものと同一構造の従来Ｃ
ＭＯＳトランジスタ構成との比較すると；ｎチャネル、
及びｐチャネルトランジスタの各ゲート電極が共に高濃
度ｎ導電型（ｎｏ）シリコン膜で構成される従来ＣＭＯ
ＳトランジスタのＶ、値は各各−〇、２５Ｖ、及び−〇
、３ｖとなりＶ？値制御のためのチャネルイオン打込み
工程を実施しなければエンハンスメント状態に設定でき
ないか、又はエンハンスメント状態が強すぎる欠点を有
していた。上記欠点は本実施に基づく構成により、チャ
ネル領域への余分のイオン打込み工程なしで。

すなわちイオン打込みに伴なう移動度の低下をもたらす
ことなく解消することができた。さらに上記効果に加え
、ゲート電極のシリサイド化、又は金属化により従来の
ｎ０シリコンゲート電極に比べ抵抗値を約１１５〜１７
６に低減できた為１本実施例に基づ＜４にビットＣＭＯ
ＳスタティックＲＡＭに於いてアクセス時間を従来構成
に比べ約１５％低減する効果が見られた。ｐチャネル及
びｎチャネルトランジスタのゲート電極が共にＷ等の同
一金属材料で構成される従来ＣＭＯＳトランジスタ構成
に於いては、ｐチャネル、及びｎチャネルトランジスタ
の各ｖ７饋は各々−〇、２５Ｖ、及び＋０．４Ｖであっ
た。したがってｎチャネルトランジスタのｖ７値は本実
施例に基づくことにより約０．１５Ｖ低く設定すること
ができ、その効果によりインバータ回路の立下り時間を
従来に比べて低減することができた。

実施例２ 第６図乃至第８図は本発明の第２の実施例の製造工程を
示す断面図である。第２図に示した前述の第１の実施例
に於い−Ｃ、ゲート絶！ｌ膜として用いる２０ｎｍなる
１漠厚の清浄なシリコン酸化膜３（又は３′）を半導体
」Ｌ板表面に形成した後、全面に５０ｎｍなる膜厚のシ
リコン薄膜を堆積した。

続いてウェル領域１５上を膜厚１μｍのホトレジスト膜
で選択的に覆い、ホトレジスト膜で覆われない半導体基
板１４上のシリコン薄膜に燐をイオン打込みにより注入
した。打込み条件は燐がシリコン薄膜内で阻止される加
速エネルギー、２５ＫａＶの条件を用い、打込み量は変
数とし１０’乃至１０１３ｃｎ−”の種々の条件に設定
した。上記イオン打込みの後、残置しているホトレジス
ト膜を除去し、今度はウェル領域１５上を露呂し、他を
選択的に覆うごとくホトレジスト膜１８１を形成した。

上記ホトレジスト膜１８１をマスクにしてウェル領域１
５上のシリコン薄膜Ｓ内で注入イオンが阻止される条件
（加速エネルギー１０ＫａＶ）でボロンのイオン打込み
を行った。打込み量は変数とし、１０′乃至１０”ａｍ
−”の種々の条件を設定した（第６図）６ 上記イオン打込みの後、残置しているホトレジスト膜１
８１を除去し、打込みイオンの活性化熱処理（アニール
）を行った。次にチタニウム（Ｔ　ｉ　）とシリコンの
２元ソースを用いたスパッタ法によりチタンシリサイド
膜１１及び１１′を０．３μｍの膜厚で全面に被着させ
た。上記スパッタに於てはＴｉとＳｉの含有比が１：２
の割合になるごとく設定した。この状態より写真蝕刻法
を用いてチタンシリサイド膜１１及び１１′と不純物が
添加されたシリコン薄膜４及び５の２層膜を加工し、ゲ
ート電極を含む所望の電極及び配線を形成した。ゲート
塩Ｉ４の加工後、ウェル領域１５上を除く所望領域上を
再びホトレジスト膜１８２で覆い、加速エネルギー７０
Ｋｅｖ、打込み量Ｉ　Ｘ　１０”ｍ−”の条件で砒素の
イオン打込みを行ってドレイン領域９、及びソース領域
９′を形成した（第７図）。

次に残置されているホトレジスト膜１８２を除去し、今
度はウェル領域１５上を含む所望領域上を選択的に覆う
ごとく再びホトレジスト膜を形成し、シリサイドゲート
電極と上記ホトレジスト膜をマスクとしてボロンのイオ
ン打込みを行いｐ導電型のソース領域２２とドレイン領
域２２′を形成した。打込みの加速エネルギーは３０Ｋ
ｅＶ、打込み量はＩ　Ｘ　１０”ｃｘｎ−”であった、
上記イオン打込みの後、残置されているホトレジスト膜
を除去し、打込みイオンの活性化熱処理を１０００℃で
行つた。その後、公知の配線形成技術に従い、化学気相
反応によるシリコン酸化膜の堆積とその所望箇所への開
孔、さらにはＡｌｌ膜の蒸着とその所望回路構成に従っ
た蝕刻を実施し、取り出し電極１３．１３’　、及び１
３′を含む電極、及び配線を形成した（第８図）。

上記の製造工程を経て製造されたＣＭＯＳトランジスタ
構成による半導体集積回路装置に於いては、ｎチャネル
及びｎチャネルの各トランジスタのゲート電極はシリコ
ン薄膜４及び５と金属シリサイド１１及び１１′の２層
で構成され、かつシリコン薄膜４及び５に添加されてい
る不純物、及びその量はイオン打込み工程により１０１
１乃至１０１３国°２の条件で種々に設定されている。

上記イオン打込み条件に於いてｎチャネルトランジスタ
のシリコンゲート電極５へのボロン打込み量が増加する
と共にＶ？値正正方向移行し、１×１０１″Ｇ−２の打
込み量におけるｖ？値は一〇、２Ｖ、ｌＸｌ０”（ｍ　
−”の打込み量の場合で＋〇、８Ｖ　にまで達した。

またｎチャネルトランジスタのシリコンゲート電極４へ
の燐打込み量が増加するとｖ７値は負方向に移行し、Ｉ
　Ｘ　１０”ｃｓ″２の打込み条件でのｖ７値は＋０．
１ｖ、Ｉ　Ｘ　１０１３（１ｍ−”　の打込み条件で■
７値は一〇、９ｖに達した。上記イオン打込み条件に於
いてボロン、及び燐の各打込み量を各々２Ｘ１０”、及
び８　Ｘ　１０”Ｃ！１″２に設定することによりｎチ
ャネル及びＰチャネルトランジスタの各々のｖＴ値は＋
〇、２Ｖ　、　及び−〇、２Ｖ　に各々設定された。上
記結果はゲート電極下部を構成するシリコン薄膜への添
加不純物の種類、及び量を所望値に設定することにより
ｖ７値を所望値に制御できることを示している。したが
って従来のＶ？値副制御方式チャネル領域の半導体基板
表面へのイオン打込み方式、に附随する移動度の低下や
、ドレイン電圧印加時のドレイン近傍電界の上昇とそれ
によるソース・ドレイン間耐圧の低下等の諸欠点は・本
実施例に基づけば本質的に解消することができる。さら
に本実施例に於いてはゲート電極の抵抗値は金属シリサ
イド層１１、及び１１′により決定されるため従来の高
濃度不純物添加のシリコンゲート構造に比べ抵抗値を１
／１０乃至１／１００にまで低減された。

実施例３ 第９図乃至第１１図は本発明の第３の実施例の製造工程
を示す断面図、第１図はその完成図である。第９図に於
いて１はｐ導電型抵抗率１ｏΩ・ｌのシリコン基板であ
る。シリコン基板１に公知の素子分離技術に従い、０．
７μｍの厚いフィルド′酸化１１１２を形成し、続いて
活性領域の半導体表面に２０ｎｍなる膜厚の清浄なゲー
ト酸化膜３と５０ｎｍなる膜厚のシリコン薄膜を順次形
成した。

次に上記シリコン薄膜内で注入イオンが阻止される様に
前述第２の実施例に基づいてボロンのイオン打込みを全
面におこなった。打込み量は８Ｘ１０１１ａｍ−２に設
定した。ボロンのイオン打込みが行なわれたシリコン薄
膜５１に於いて、極めて短いゲート長のゲート電極を形
成する予定領域近傍を除いてホトレジスト膜で選択的に
覆った。この状態でホトレジスト膜をマスクにし、注入
イオンが阻止される様前述第２の実施例に基づいてボロ
ンのイオン打込みを施し、より高濃度にボロンが添加さ
れたシリコン薄Ｉ＋！！　５２を形成した。尚、上記イ
オン打込み凰はｌ　Ｘ　１．　Ｑ”ｃｎ−”に設定した
。

次に残置されているホ１−レジスト膜を除去してからス
パッタ法により約３０ｎｍのＴｉ膜を全面に堆積し窒素
雰囲気、５００℃で加熱した後ひき続いてアンモニア（
ＮＴ−Ｌ）ガスのプラズマ雰囲気中５００℃で処理した
。上記熱処理によりＴｉ膜はチタン窒化膜（ＴｉＮＩＩ
悼と記す）６に変換された。尚、上記熱処理に於いてＴ
ｉ膜とシリコン薄膜５１．及び５２との反応はほとんど
進まなかった。ＴｉＮ膜６の形成後、約０．２μｍのシ
リコン薄膜２３を再び全面に堆積させた（第９図）。

第９図の状態に於いて、写真蝕刻法によりシリコン薄膜
５１及び５２、Ｔ　ｉ　Ｎ膜６．及びシリコン薄膜２３
の三層構造を同一マスクで蝕刻し、ゲート電極を含む所
望の配線及び電極を形成した。

上記加工後のゲート長はシリコン薄膜５２領域で０．５
μｍ、またシリコン薄膜５１領域の最小ゲート長は１．
２μｍであった１次にゲート電極をマスクにし、ゲート
酸化膜３を介して半導体基板１に達する様に砒素のイオ
ン打込みを行った。加速エネルギーは７０ＫｅＶであり
、打込み量は最終工程を経た段階で半導体表面不純物濃
度が５×１０”ｃｍ−”となるように設定した。続いて
打込みイオンの活性化熱処理を施し、ｎ拡散層７，７′
、及び７′を形成した。しかる後、テトラエトキシシラ
ン（Ｓ　１　（ＯＣｚＨｓ）４）　　を用いた化学気相
反応により０．３μｍなる膜厚のシリコン酸化膜８を全
面に堆積させた。上記堆積膜を反応性イオンエツチング
法により半導体基板表面と垂直方向にエツチングし、平
坦部に堆積されたシリコン酸化膜を除去するとゲート電
極の側壁部にのみシリコン酸化膜８が残置された。ここ
に於いてシリコン酸化膜８とゲート電極をマスクにし、
再び砒素のイオン打込みを行った。打込み条件は加速エ
ネルギ７０ＫｅＶ、打込み量’Ｊ−Ｘ　１０”ｃｍ−”
の条件であった。続いて打込みイオンの活性化熱処理を
施し、ｎ０拡散層９，９′及び９１を形成してからｎ＋
拡散層上に残置していたゲート酸化膜を除去した（第１
０図）。

次に膜厚０．２μｍの白金（Ｐｔ）をスパッタ法により
全面に被着させ、４００℃の水素雰囲気で加熱し、シリ
コンの露出面でｐｔとシリコンの反応を生じさせ白金シ
リサイド（Ｐ　ｔ　Ｓ　ｉと記する）膜を形成した。Ｐ
ｔＳｉ膜はシリコン酸化膜上では形成されない、上記熱
処理の後、王水（体積比；製塩Ｍ３：Ｉ硝酸１）で残置
されたｐｔを除去するとＰｔＳｉ層は王水でエツチング
されずｎ０拡散層９．９′及び９′上、及びゲート電極
を構成するシリコン薄Ｉ１１２３上にのみ選択的にＰｔ
Ｓｉ層１０．１０’　、１０’及び１１　、１１’が形
成された。尚、上記のシリサイド化反応によりシリコン
薄膜２３はすべてＰｔＳｉ層１１及び１１′に変換され
た（第１１図）。

続いて前述の第１、又は第２の実施例のごとく公知の配
線形成技術に従ってシリコン酸化膜１２の堆積と所望箇
所への開花、及びＡＱ膜の蒸着と所望回路構成に基づく
配線、及び電極１３．１３’。

１３′を形成した（第１図）。

上記の製造工程を経て製造された半導体集積回路装置に
於いて、加工後のゲート長が０．５μｍのトランジスタ
の実効チヤネル長は０．３μｍになっていたにもかかわ
らずｖＴ値は＋〇、２Ｖ　と実効チヤネル長が１μｍ以
上のトランジスタのｖ７値と同一値になっていた。上記
結果はゲート電極がチャネル長によらず単一構成にして
いた従来トランジスタで見られる短チヤネル効果、すな
わちｎチャネルトランジスタに於いては、１μｍ以下の
チャネル長になるとチャネル長の微細化と共にＶ？値が
急激に減少する現象が本実施例に基づけば補償される事
を示している。上記■、値の補倦度はゲート電極を構成
するシリコン薄膜５１及び５２へ添加する不純物の種類
、及び量をチャネル長に合せて任意に設定しておけばよ
い。本実施例に基づけば半専体基板側にはｖ７値補償の
為の不純物を八人しなくてよく、したがって実効チヤネ
ル長が０．３μｍ　と極めて微細なトランジスタの最適
設計に於いてもソース・ドレイン間耐圧の向上や伝達コ
ンダクタンスの向上などだけを考慮し、半導体基板内の
不純物分布を最適化するだけで良い。尚、本実施例のゲ
ート電極構成に於いてＴｉＮ膜６を採用したが、ＴｉＮ
膜６を省略して製造した半導体集積回路装置に於いては
シリコン薄膜２３のシリサイド化反応時に下部のシリコ
ン薄膜５１．５２もシリサイド化される事故が多々生じ
て、ｖ７値がバラつく不良が発生した。すなわちＴｉＮ
膜はシリコンの拡散を阻止する働きを有しているものと
考えられる。ＴｉＮ膜６は良好な導電性を有しており金
属シリサイド層２３との構成に於いてゲート電極の低抵
抗化を推進する効果も併せ有している。

本実施例に基づくことによりゲート電極の低抵抗化とＶ
？値の任意制御と同時に実現することができた。

実施例４ 第１２図乃至第１５図は本発明の第４の実施例の製造工
程を示す断面図である。第９図に示した前述の第３の実
施例に於いて、シリコン薄膜２３上にざらに膜厚０．１
μｍのシリコン窒化膜２４を堆積後、写真蝕刻によりゲ
ート長１．２μｍの３層構造ゲート電極とゲート保護膜
５２を同一マスクで形成した。しかる後、前述第３の実
施例に従いゲート電極の側壁のみに０．１５μｍ厚のシ
リコン酸化膜８を残置させてから再び２０ｎｍの膜厚を
有する清浄なゲート酸化［３′を露出されている半導体
基板表面に形成した（第１２図）。

次に前述第１の実施例に基づきＷ膜の金属ゲート電極２
０と硅燐ガラスによるその保護膜２１を形成した。この
状態で再び前述第３の実施例に従い金属ゲート電極２０
の側壁部に０．１５μｍ厚のシリコン酸化膜８を選択的
に残置させた。上記のシリコン酸化膜８の選択残置に於
いて、シリコンゲート電極５の側壁部のシリコン酸化膜
厚は約０．３μｍになった。次に燐を打込み量７Ｘ１０
”１−２、加速エネルギー３０にθＶの条件でイオン打
込みし、ゲート電極５及び２０とゲート側壁酸化膜８が
設置されている領域以外の活性半導体表面部にｎ−拡散
層７，７′及び７′を形成した。

上記イオン打込みの後、打込みイオンの活性化熱処理を
１０００℃３５分の条件で実施したが最終工程を経た後
のｎ−拡散層の表面不純物濃度は５×１０”（！ｌｌｌ
−’、接合深さは０．２５μｍ　となった。

この状態でシリコンゲート電極５上のシリコン窒化膜２
４を熱燐酸液で選択的に除去し、続いてｎ゛拡散層７，
７′及び７１上に残置されていたゲート酸化膜３，３′
を除去した（第１３図）。

次に０．２μｍ厚のＴｉ膜をスパッタ法により被着させ
た後、水素雰囲気中７００℃で加熱した。

上記熱処理によりシリコンゲート５は完全にチタンシリ
サイド（ＴｉＳｉと記す）１１に変換され。

かつｎ−拡散層７．７’　、及び７′上にも選択的にＴ
ｉＳｉ２層１０．１０’及び１０′が形成された。シリ
コン酸化ｖ４２及び８上ではＴｉのシリサイド化反応は
生じない為、残余のＴｉ膜を過酸化水素水とアンモニア
水の混合水溶液で除去する第１４図のごと＜ＴｉＳｉ、
層１０，１０’　。

１０′、及び１１がｎ−拡散層７．７’　、７’及びＴ
ｉＮ膜６上に自己整合的に形成された（第１４図）。

しかる後、前述した第１乃至第３の実施例に従い公知の
配線形成技術を用いてシリコン酸化膜１２の堆積と所望
箇所への開孔、さらにＡＱ膜の蒸着と所望回路構成に基
づく配線、及び電極１３゜１３’　、１３’を形成した
（第１５図）。

上記の製造工程を経て製造された半導体集積回路装置に
於いて、金属ゲート電極２０を有するｎチャネルトラン
ジスタのＶ、値は＋〇、４Ｖ　、グー１−電極の最下層
がシリコン薄膜５２で構成され、かつ上記シリコン薄膜
５２内に燐がＩ　Ｘ　１０１４ａａ　−”以上添加され
たｎチャネルトランジスタのｖ７値は−０，２５Ｖ　で
あった、上記の結果はチャネルイオン打込み工程を用い
ずどもシリコン薄膜５２中への不純物添加量を所望値に
設定するだけで任意のｖＴ値に制御されたエンハンスメ
ント・デプレッション型インバータ回路が実現できた事
を示している。すなわち、本実施例により、チャネルイ
オン打込み工程に伴う諸欠点を生ずることなく、かつ低
抵抗のゲート電極を有する。したがって高速動作可能な
、インバータ回路が実現できる。

〔発明の効果〕

本発明によればチャネル領域の半導体表面に余分の不純
物導入をしなくともトランジスタのしきい電圧値を所望
値に制御できるので半導体基板表面への余分の不純物導
入に附随する諸欠点、すなわち、基板表面不純物濃度増
大による超微細トランジスタのソース・ドレイン間耐圧
の低下や移動度の低下等、の心配なしに超高集積の半導
体集積回路装置を実現できる効果がある。上記効果は実
効チャネル長が１μｍ以下の超微細トランジスタを構成
素子とする半導体集積回路装置に於いて最も有効である
。すなわち、しきい電圧値がチャネル長の減少に伴って
急激に低下するいわゆる短チヤネル効果を補償し、しき
い電圧値を所望値に制御する手段として本発明は特に有
効である。さらに本発明は同一半導体基板内にｐ及びｎ
チャネルの両極性トランジスタが混在する相補型トラン
ジスタのしきい電圧値の制御にも極めて有効である。

本発明の他の重要な効果はゲート電極の実効的抵抗は金
属、又は金属硅化物の抵抗値により律せられるため従来
のシリコンゲート電極構成に比べてゲート電極抵抗を１
１５〜１／１００にまで低減でき゛に導体集積回路の高
速動作化が実現できる効果を有している。上記効果はし
きい値電圧の所望値への制御と独立に達成できる。した
がってしきい電圧値制御のためのゲート電極最下層半導
体層領域への不純物添加は上記領域が高抵抗状態となる
程度のごく微量な添加量であってもさしつかえない。す
なわちしきい電圧値は極めて精度よく制御できる。

さらに本発明によればゲート電極構造としてシリコンの
拡散を阻害する機能を有し、かつ導電性を示すＴｉＮ膜
６を用いる為、しきい値電圧を決定する半導体層と低抵
抗化を律する金属シリサイド層間の反応を防止する事が
できる。したがって再現性よく、かつ歩留りよくしきい
電圧値を制御できる。尚、前述した第２乃至第４の実施
例に於いては上記機能を有する導電性薄膜としてＴｉＮ
膜の場合についてのみ示したが同様の機能を有する薄膜
としてＷ、Ｍｏ、Ｔａｎ　Ｎｉ＋　Ｃｒ等の高融点金属
、又は遷移金属の窒化膜があり、ＴｉＮ膜をこれらの窒
化膜で置換えても本発明の精神は損われない。

本発明の各実施例においてゲート電極の一部を構成する
シリコン薄膜への不純物添加法としてイオン打込みを行
う例について示したが上記添加法は通常の熱拡散法によ
るものでもよく、かつ添加不純物も燐、ボロンに限定さ
れる必要はなく、例えば砒素、アンチモニウム等であっ
てもよい、さらに上記シリコン膜も他の半導体薄膜、例
えばゲルマニウム等であってもよい。

本発明の各実施例に於いて、チタンシリサイド。

タングステンシリサイド、白金シリサイド、及びパラジ
ウムシリサイドの各金属シリサイド層を用いる例につい
て示したがこれらは他の金属シリサイド、例えば’ｒ　
ａ　＋　Ｃｒ　、　Ｎ　ｂ　、　Ｈｆ　、　Ｃｏ　＋Ｎ
ｉ、Ｚｒ等の高融点金属、又は遷移金属のシリサイドさ
らには上記金属自体で置換えても何らさしつかえない。

【図面の簡単な説明】

第１図は本発明の第３の実施例を示す断面図、第２図乃
至第５図は本発明の第１の実施例を製造工程順に示す断
面図、第６図乃至第８図は本発明の第２の実施例を製造
工程順に示す断面図、第９図乃至第１１図は本発明の第
３の実施例を製造工程順に示す断面図、第１２図乃至第
１５図は本発明の第４の実施例を製造工程順に示す断面
図である。 １・・・半導体基板、２・・・絶縁膜、３．３’・・・
ゲート絶縁膜、４，５・・・シリコン薄膜、６，６′・
・・ＴｉＮ膜、２３・・・シリコン薄膜。 第　　１　　図 茅　４　図 第　５″　図 第　　６　図 第７図 第　　９　　図 ５／　　　　　　　　ｊ　　　　　／　　　　りｌ第　
　１Ｏ２７ 第　　ｌｌ　　　図 第　　１２　　　図

Claims (1)

1. 【特許請求の範囲】 １、ゲート電極で制御される半導体装置を同一半導体基
   体内に複数個具備した半導体集積回路装置に於て、ゲー
   ト電極が金属層、又は金属硅化物層により少なくとを構
   成される第１の半導体装置と、ゲート電極が該第１の半
   導体装置のゲート電極と相異なる導電性物質層により構
   成される第２の半導体装置を少なくとも具備することを
   特徴とする半導体集積回路装置。 ２、特許請求の範囲第１項記載の半導体集積回路装置に
   於て、該第１の半導体装置のゲート電極は金属層、又は
   金属硅化物層と半導体層により少なくとも構成され、か
   つ第２の半導体装置のゲート電極は該半導体層と添加さ
   れる不純物の種類、２は濃度のいずれかが少なくとも異
   なる半導体層により少なくとも構成されることを特徴と
   する半導体集積回路装置。 ３、特許請求の範囲第２項記載の半導体集積回路装置に
   於て、該金属層又は金属硅化物層と該半導体層間には半
   導体原子の拡散を阻害する導電性層が設けられているこ
   とを特徴とする半導体集積回路装置。 ４、特許請求の範囲第１項記載の半導体集積回路装置に
   於て、該導電性物質層はすくなくとも半導体層により構
   成されることを特徴とする半導体集積回路装置。