JPH04165805A - 対数増幅回路 - Google Patents

対数増幅回路

Info

Publication number
JPH04165805A
JPH04165805A JP2292866A JP29286690A JPH04165805A JP H04165805 A JPH04165805 A JP H04165805A JP 2292866 A JP2292866 A JP 2292866A JP 29286690 A JP29286690 A JP 29286690A JP H04165805 A JPH04165805 A JP H04165805A
Authority
JP
Japan
Prior art keywords
current
logarithmic
transistor
stage
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2292866A
Other languages
English (en)
Other versions
JP2687713B2 (ja
Inventor
Katsuharu Kimura
克治 木村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP2292866A priority Critical patent/JP2687713B2/ja
Priority to EP91310038A priority patent/EP0484139B1/en
Priority to DE69121356T priority patent/DE69121356T2/de
Publication of JPH04165805A publication Critical patent/JPH04165805A/ja
Priority to US08/097,731 priority patent/US5319264A/en
Application granted granted Critical
Publication of JP2687713B2 publication Critical patent/JP2687713B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03GCONTROL OF AMPLIFICATION
    • H03G7/00Volume compression or expansion in amplifiers
    • H03G7/001Volume compression or expansion in amplifiers without controlling loop

Landscapes

  • Tone Control, Compression And Expansion, Limiting Amplitude (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は対数増幅回路に関し、特にMO8集積回路にお
ける対数増幅回路に関する。
〔従来の技術〕
従来、この種の対数増幅回路は一般的にはバイポーラ集
積回路において実現されており、MO8集積回路におい
ては例えば特許願昭61−136664がある。
このMO8集積回路における対数増幅回路は、縦続接続
された多段のMO3型差動増幅器の最前段の入力端及び
各段の出力端にそれぞれ2乗両波整流器を設けてこれら
入力端及び出力端の信号を2乗両波整流し、これら2乗
両波整流器の出力を加算する構成となっている。
〔発明が解決しようとする課題〕
上述した従来の対数増幅回路は、縦続接続された多段の
MO8型差動増幅器の各入力端、出力端の信号を2乗両
波整流して加算する構成となっているので、その出力は
、各2乗両波整流器のダイナミックレンジを含む特性の
影響を受け、優れた対数特性を得ることができないとい
う欠点がある。
本発明の目的は、ダイナミツクレソンが広くかつ優れた
対数特性を得ることができる対数増幅回路を提供するこ
とにある。
〔課題を解決するための手段〕
本発明の対数増幅回路は、それぞれ前段からの信号を差
動増幅し次段へ伝達する縦続接続された複数段の差動増
幅器と、入力電圧に対し2乗両波整流特性をもつ電流を
それぞれ出力する複数の2乗両波整流器、及びこれら2
乗両波整流器の出力電流を加算し出力する加算手段iを
それぞれ備えて前記複数の差動増幅器の初段の入力端、
各段の出力端に設けられ、これら差動増幅器の初段の入
力端、各段の出力端の電圧を入力しこの電圧に対し対数
両波整流特性をもつ電流をそれぞれ出力する複数の対数
両波整流器と、これら複数の対数両波整流器の出力電流
を加算しこの加算した電流と対応した信号を出力する加
算器とを有している。
また、2乗両波整流器が、ゲートを、入力電圧を入力す
る対をなす第1及び第2の入力端のうちの第1の入力端
と接続しソースを第1の電流源回路と接続しゲート幅と
ゲート長との比が所定の値の第1のトランジスタと、ゲ
ートを前記第2の入力端と接続しソースを前記第1の電
流源回路と接続しゲート幅とゲート長との比が前記第1
のトランジスタとは異なる値をもち前記第1のトランジ
スタと共に第1の差動対を形成する第2のトランジスタ
と、ゲートを前記第2の入力端と接続しソースを第2の
電流源回路と接続しゲート幅とゲート長との比が所定の
値の第3のトランジスタと、ゲートを前記第1の入力端
と接続しソースを前記第2の電流源回路と接続しゲート
幅とゲート長との比が第3のトランジスタのゲート幅と
ゲート長との比に対し前記第1及び第2のトランジスタ
のゲート幅とゲート長との比の比と等しくなるように設
定された値をもち前記第3のトランジスタと共に第2の
差動対を形成する第4のトランジスタと、電流入力端を
前記第1及び第3のトランジスタのドレインと接続し電
流出力端を前記第2及び第4のトランジスタのトレイン
と接続する第1のカレントミラー回路と、電流入力端を
前記第2及び第4のトランジスタのドレイン及び第1の
カレントミラー回路の電流出力端と接続する第2のカレ
ントミラー回路とを含んで構成される。
また、対数両波整流器の加算手段が、各2乗両波整流器
の第1及び第2のカレントミラー回路をこれら2乗両波
整流器に共通の一組の第1及び第2のカレントミラー回
路で形成して構成される。
〔実施例〕
次に、本発明の実施例について図面を参照して説明する
第1図(a)〜(c)はそれぞれ本発明の一実施例のブ
ロック図及びこの実施例の対数両波整流器。
2乗両波整流器の回路図である。
この実施例は、それぞれ前段からの信号を差動増幅し次
段へ伝達する縦続接続された複数段の差動増幅器11〜
1mと、入力電圧■1に対し2乗両波整流特性をもつ電
流をそれぞれ出力する複数の2乗両波整流器、及びこれ
ら2乗両波整流器の出力電流を加算し出力する加算手段
とをそれぞれ備えて複数の差動増幅器11〜1mの初段
の入力端、各段の出力端に設けられ、これら差動増幅器
11〜1mの初段の入力端、各段の出力端の電圧を入力
してこの電圧(vl)に対し対数両波整流器ノ 特性をもつ電流I R3J (J = 1〜m)をそれ
ぞれ出力する複数の対数両波整流器2.1〜2(m+1
)と、これら複数の対数両波整流器21〜2(m+1)
の出力電流I R3Jを加算しこの加算した電流と対応
した信号(vo)を出力する加算器3とを有する構成と
なっている。
また、この実施例の2乗両波整流器は、ゲートを、入力
電圧v1を入力する対をなす第1及び第2の入力端(’
r、、 T2)のうちの第1の入力端T1と接続しソー
スを第1の電流源I01と接続しゲート幅とゲート長と
の比が所定の値の第1のトランジスタM1と、ゲートを
第2の入力端T2と接続しソースを第1の電流源I01
と接続しゲート幅とゲート長との比が第1のトランジス
タM1とは異なる値をもち第1のトランジスタM1と共
に第1の差動対30Aを形成する第2のトランジスタM
2と、ゲートを第2の入力端T2と接続しソースを第2
の電流源I02と接続しゲート幅とゲート長との比が所
定の値の第3のトランジスタM3と、ゲートを第1の入
力端T1と接続しソースを第2の電流源I02と接続し
ゲート幅とゲート長との比が第3のトランジスタM3の
ゲート幅とゲート長との比に対し第1及び第2のトラン
ジスタMl、M2のゲート幅とゲート長との比の比と等
しくなるように設定された値をもち第3のトランジスタ
M3と共に第20差動対30Bを形成する第4のトラン
ジスタM4と、トランジスタM5゜M6を備え電流入力
端を第1及び第3のトランジスタMl、M3のドレイン
と接続し電流出力端を第2及び第4のトランジスタM2
.M4のドレインと接続する第1のカレントミラー回路
40Aと、トランジスタM7.M8を備え電流入力端を
第2及び第4のトランジスタM2.M4のドレイン及び
第1のカレントミラー回路40Aの電流出力端と接続す
る第2のカレントミラー回路40Bとを含んだ構成とな
っている。
また、この実施例の各対数両波整流器2J(J=1〜(
m+1))の加算手段は、各2乗両波整流器の第1及び
第2のカレントミラー回路をこれら2乗両波整流器に共
通の一組の第1及び第2のカレントミラー回路40A、
40Bで形成することにより構成されている。
次に、この実施例の動作及び各部の特性について説明す
る。
まず、2乗両波整流器について説明する。
トランジスタM1.M2.M3.M4のそれぞれのドレ
イン電流I dl+  Id2r  Id3+  Id
4は、ゲート幅W、ゲート長りの比W/LをそれぞれW
1/Ll、W2/L2.W3/L3.W4/L4とおく
と (W2/L2)/(Wl/L1)=(W4/L4)/(
W3/L3)=k>1・・・・・・ (1) とおける。
ここでトランジスタの移動度をμ8.ゲート酸化膜厚を
C8Xとし とおくと、 Ll−α(V、、、−Vt)2         ・・
・・・・(3)I a2= k (Z (V、、2  
V t)2・−・・(4)■、3=α(V、、、−V 
t)2          ・・・・・・(5)I a
<= k a (V1s4−V t)2−−−−−−(
6)となる。
ここで、 I a++ I dz= I as 十I aa= I
 o    ・・・・・・(7)Vr=V、−+  V
−−2=V−−4V、−s    ・・48)である。
但し、Vtはトランジスタのピンチオフ電圧である。
一方、トランジスタM5.M6、M7.M8はそれぞれ
第1.第2のカレントミラー回路40A。
40Bを構成しており、この2乗両波整流器の出力電流
■。5は、 IR8= (Lz+ L4)  (L++Ia3)とな
る。
この工□8を、kとWl/Llとをパラメータとして表
示したものが第2図であり、これを更にdB表示したも
のが第3図である。
(9)式における無信号時の電流lR50は、と求まる
。In2゜はkについて単調増加となる。
次に、動作最大入力電圧■1oはIR3=0とおくと(
9)式より と求まるが、このvl。はkの値が変化してもその変化
幅は十分圧縮されるのでほぼ一定値となる。
同様に、I R8= I y=so/ 2となる入力電
圧V、。5はとなり、この値もkの変化に対してほぼ一
定値となっている。
(9)式より In2の傾きは0■式を微分して よって VT2 (I  P 2) =VI3 (P 3)  
      −(ISVl(−−1)(I  P (n
  1)) =V+−(Pn)  ・”Qlなる関係が
求まる。ここでVrx (PX)、 Vrx (1−P
X)は、そhぞれI R5XがI R3X0 (= I
 nsx (V+x=0))に対してPX倍、(1−P
X)倍となる入力電圧を表わす。
このとき、対数両波整流器2Jの動作ダイナミックレン
ジdは、 d#V++ (PX)/V+、(1−Pn)     
 ”・四対数表示すれば、 D(dB)#Vr+(PXXdB)  Vt、(1−P
nXdB)    =42Dと求まる。
ここで(9)、CIG式より と表わせる。
・・・09 と求まる。
例えばI 18がI Rso/ 2となる値での傾きは
・・・Oe すなわち、kについて単調減少となっている。
次に、対数両波整流器2J (J=1−m+1)の特性
について説明する。
対数両波整流器2Jを構成するX(X=1〜n)番目の
2乗両波整流器の動作ダイナミックレンジは、その出力
電流I Rsxの変化幅をI 、IsX。の(1−2P
X)倍(0<PX<0.5)とすれば、I R8Xの上
におのおのPX倍分を畳重させるとして Vn (l  P 1)=VI2 (P2)     
  −−G?)従ってダイナミックレンジdは、 と求まる。
例えば、 k+=に2=・・・=に、            ・
・・(ハ)■。r = I。2=・・・= I oゎ 
        ・・・(イ)とすれば、 0?)弐〜09式より α(實−1)   αX αα(n−1)α(れ−2)αl ・・・c3D と表わせる。
対数両波整流器2Jの対数特性の誤差の大きさはPXで
決まり、誤差を小さくするためにはPXを大きくする必
要がある。
ここで例えば、 P 1 =P 2 =・==P n = 0.1   
     −(37)とすれば 、’、  d#3”              ・・
・@これをdB表示すれば D (dB) # 9.54 X n (dB)   
    −04と求まり2乗両波整流器1段当り9.5
4dBの動作ダイナミックレンジが得られる。
また、 P 1 =P 2 =−=P n = 0.2    
  −G!9とすれば d#2”                ・・・Ge
これをdB表示すれば D (dB) # 6.02 X n (dB)   
       ・−C3T)と求まり、2乗両波整流器
1段当り6.02dBの動作ダイナミックレンジが得ら
れ、PXを大きくすると動作ダイナミックレンジは小さ
くなるが、対数両波整流器2Jの出力端では1倍される
ので、従来例よりはるかに大きな動作ダイナミックレン
ジが得られる。
このような特性をもつ対数両波整流器2Jの出力電流I
33.を加算器3で加算し、この加算した電流を電圧に
変換し圧力電圧V。とすることにより、出力電圧V。の
ダイナミックレンジはd(m+1)となり、ダイナミッ
クレンジが広く、かつ誤差の少ない良好な対数特性を得
ることができる。
〔発明の効果〕
以上説明したように本発明は、縦続接続された複数段の
差動増幅器の各入力端、出力端にそれぞれ、これら入力
端、出力信号の対応する信号を2乗両波整流する2乗両
波整流器を複数設けてこれらの出力を加算し出力する対
数両波整流器を設け、これら対数両波整流器の出力を加
算する構成とすることにより、ダイナミックレンジが広
く、かつ誤差の少ない優れた対数特性を得ることができ
る効果がある。
【図面の簡単な説明】
第1図(a)〜(c)はそれぞれ本発明の一実施例のブ
ロック図及びこの実施例の対数両波整流器。 2乗両波整流器の回路図、第2図及び第3図は第1図(
a)〜(c)に示された実施例の動作及び特性を説明す
るための2乗両波整流器の特性図である。 3・・・・・・加算器、11〜1m・・・・・・差動増
幅器、21〜2(m+1)・・・対数両波整流器、30
A。 30B、 30A1.301++〜30An、 30B
、−・・・・・差動対、40A、40B・・・・・カレ
ントミラー回路、Iol。 IO2,Ill、112〜Inl、ln2−−電流源、
Ml−M8.M11〜M14.M21〜M24゜Mnl
〜Mn4・・・・・・トランジスタ。 代理人 弁理士  内 原   音 M1〜M8・・・トラソジスタ 第1図(C) VI(d8)  ((J)blB=Wa−p)第3図

Claims (1)

  1. 【特許請求の範囲】 1、それぞれ前段からの信号を差動増幅し次段へ伝達す
    る縦続接続された複数段の差動増幅器と、入力電圧に対
    し2乗両波整流特性をもつ電流をそれぞれ出力する複数
    の2乗両波整流器、及びこれら2乗両波整流器の出力電
    流を加算し出力する加算手段をそれぞれ備えて前記複数
    の差動増幅器の初段の入力端、各段の出力端に設けられ
    、これら差動増幅器の初段の入力端、各段の出力端の電
    圧を入力しこの電圧に対し対数両波整流特性をもつ電流
    をそれぞれ出力する複数の対数両波整流器と、これら複
    数の対数両波整流器の出力電流を加算しこの加算した電
    流と対応した信号を出力する加算器とを有することを特
    徴とする対数増幅回路。 2、2乗両波整流器が、ゲートを、入力電圧を入力する
    対をなす第1及び第2の入力端のうちの第1の入力端と
    接続しソースを第1の電流源回路と接続しゲート幅とゲ
    ート長との比が所定の値の第1のトランジスタと、ゲー
    トを前記第2の入力端と接続しソースを前記第1の電流
    源回路と接続しゲート幅とゲート長との比が前記第1の
    トランジスタとは異なる値をもち前記第1のトランジス
    タと共に第1の差動対を形成する第2のトランジスタと
    、ゲートを前記第2の入力端と接続しソースを第2の電
    流源回路と接続しゲート幅とゲート長との比が所定の値
    の第3のトランジスタと、ゲートを前記第1の入力端と
    接続しソースを前記第2の電流源回路と接続しゲート幅
    とゲート長との比が第3のトランジスタのゲート幅とゲ
    ート長との比に対し前記第1及び第2のトランジスタの
    ゲート幅とゲート長との比の比と等しくなるように設定
    された値をもち前記第3のトランジスタと共に第2の差
    動対を形成する第4のトランジスタと、電流入力端を前
    記第1及び第3のトランジスタのドレインと接続し電流
    出力端を前記第2及び第4のトランジスタのドレインと
    接続する第1のカレントミラー回路と、電流入力端を前
    記第2及び第4のトランジスタのドレイン及び第1のカ
    レントミラー回路の電流出力端と接続する第2のカレン
    トミラー回路とを含んで構成された請求項1記載の対数
    増幅回路。 3、対数両波整流器の加算手段が、各2乗両波整流器の
    第1及び第2のカレントミラー回路をこれら2乗両波整
    流器に共通の一組の第1及び第2のカレントミラー回路
    で形成して構成された請求項2記載の対数増幅回路。
JP2292866A 1990-10-30 1990-10-30 対数増幅回路 Expired - Fee Related JP2687713B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2292866A JP2687713B2 (ja) 1990-10-30 1990-10-30 対数増幅回路
EP91310038A EP0484139B1 (en) 1990-10-30 1991-10-30 Logarithmic amplifying circuit
DE69121356T DE69121356T2 (de) 1990-10-30 1991-10-30 Logarithmischer Verstärker
US08/097,731 US5319264A (en) 1990-10-30 1993-07-27 Logarithmic amplifying circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2292866A JP2687713B2 (ja) 1990-10-30 1990-10-30 対数増幅回路

Publications (2)

Publication Number Publication Date
JPH04165805A true JPH04165805A (ja) 1992-06-11
JP2687713B2 JP2687713B2 (ja) 1997-12-08

Family

ID=17787391

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2292866A Expired - Fee Related JP2687713B2 (ja) 1990-10-30 1990-10-30 対数増幅回路

Country Status (4)

Country Link
US (1) US5319264A (ja)
EP (1) EP0484139B1 (ja)
JP (1) JP2687713B2 (ja)
DE (1) DE69121356T2 (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0730352A (ja) * 1993-07-13 1995-01-31 Nec Corp 対数増幅回路
US5506537A (en) * 1993-07-14 1996-04-09 Nec Corporation Logarithmic amplifying circuit based on the bias-offset technique
US5521542A (en) * 1994-09-09 1996-05-28 Nec Corporation Logarithmic amplifier circuit using triple-tail cells
US5631594A (en) * 1995-07-18 1997-05-20 Nec Corporation Tunable logarithmic amplifier circuit using cascaded triple-tail cells
US7459963B2 (en) 2004-01-19 2008-12-02 Nec Electronics Corporation Filter apparatus including differential slave gm-C filter with frequency characteristics automatically tuned by master circuit

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2995886B2 (ja) * 1991-02-28 1999-12-27 日本電気株式会社 対数増幅回路
US5345185A (en) * 1992-04-14 1994-09-06 Analog Devices, Inc. Logarithmic amplifier gain stage
US5640691A (en) * 1994-12-19 1997-06-17 Lucent Technologies Inc. Power controller for RF transmitters
JPH09116009A (ja) * 1995-10-23 1997-05-02 Sony Corp 接続孔の形成方法
US6211717B1 (en) * 1999-05-28 2001-04-03 Lucent Technologies Inc. Multiple differential pair transistor architecture having transconductance proportional to bias current for any transistor technology
US7002395B2 (en) * 2003-09-16 2006-02-21 Yuantonix, Inc. Demodulating logarithmic amplifier
US20050057298A1 (en) * 2003-09-16 2005-03-17 Kevin Gamble Demodulating logarithmic amplifier and method of amplification
JP2006013753A (ja) * 2004-06-24 2006-01-12 Renesas Technology Corp 無線通信システムおよび半導体集積回路
US7817755B2 (en) * 2007-03-05 2010-10-19 Hanan Cohen System, device and method for generating a logarithmic function according to a plurality of communication signals
TWI472776B (zh) 2009-11-23 2015-02-11 Hittite Microwave Corp 對數均方功率檢測器
EP2713507B1 (en) * 2012-10-01 2014-12-10 Nxp B.V. FET RF power detector
EP3237914B1 (en) 2014-12-22 2021-04-21 Microsemi Corporation Log-linear power detector

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62292010A (ja) * 1986-06-11 1987-12-18 Nec Corp 対数増幅回路

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4680553A (en) * 1985-01-18 1987-07-14 Nec Corporation Intermediate frequency amplifier with signal strength detection circuit
CA1258499A (en) * 1986-06-04 1989-08-15 Katsuji Kimura Intermediate frequency amplification circuit capable of detecting a field strength with low electric power
EP0331246B1 (en) * 1988-02-29 1994-01-19 Koninklijke Philips Electronics N.V. Logarithmic amplifier
NL8800510A (nl) * 1988-02-29 1989-09-18 Philips Nv Schakeling voor het lineair versterken en demoduleren van een am-gemoduleerd signaal en geintegreerd halfgeleiderelement daarvoor.
US4990803A (en) * 1989-03-27 1991-02-05 Analog Devices, Inc. Logarithmic amplifier
JP2643516B2 (ja) * 1990-02-01 1997-08-20 日本電気株式会社 対数増幅回路

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62292010A (ja) * 1986-06-11 1987-12-18 Nec Corp 対数増幅回路

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0730352A (ja) * 1993-07-13 1995-01-31 Nec Corp 対数増幅回路
US5471166A (en) * 1993-07-13 1995-11-28 Nec Corporation Logarithmic amplifying circuit using quadritail cells
US5506537A (en) * 1993-07-14 1996-04-09 Nec Corporation Logarithmic amplifying circuit based on the bias-offset technique
US5521542A (en) * 1994-09-09 1996-05-28 Nec Corporation Logarithmic amplifier circuit using triple-tail cells
US5631594A (en) * 1995-07-18 1997-05-20 Nec Corporation Tunable logarithmic amplifier circuit using cascaded triple-tail cells
US7459963B2 (en) 2004-01-19 2008-12-02 Nec Electronics Corporation Filter apparatus including differential slave gm-C filter with frequency characteristics automatically tuned by master circuit

Also Published As

Publication number Publication date
DE69121356T2 (de) 1996-12-12
US5319264A (en) 1994-06-07
EP0484139B1 (en) 1996-08-14
JP2687713B2 (ja) 1997-12-08
DE69121356D1 (de) 1996-09-19
EP0484139A1 (en) 1992-05-06

Similar Documents

Publication Publication Date Title
US5319264A (en) Logarithmic amplifying circuit
CA2127854C (en) Logarithmic amplifying circuit based on the bias-offset technique
US5602509A (en) MOS operational transconductance amplifier using an adaptively-biased differential pair
JPH07162240A (ja) 演算増幅器のための改良された利得向上方法
EP0259029B1 (en) Fet transconductance amplifier with improved linearity and gain
US5187682A (en) Four quadrant analog multiplier circuit of floating input type
US5990741A (en) Variable gain amplifier
JPH03228412A (ja) 対数増幅回路
US5113147A (en) Wide-band differential amplifier using gm-cancellation
EP0394702B1 (en) A circuit arrangement for increasing the band-gain product of a cmos amplifier
JPH0559605B2 (ja)
JP2778540B2 (ja) 対数増幅回路
JPH0851160A (ja) 標準バイポーラ形ecl処理用差動利得段
Elsayed et al. CMOS operational floating current conveyor circuit for instrumentation amplifier application
JP3235253B2 (ja) 増幅器
US5239208A (en) Constant current circuit employing transistors having specific gate dimensions
JPH03274912A (ja) 演算増幅器
JP2002084145A (ja) Mos線形トランスコンダクタンスアンプ
JPS6324377A (ja) 二乗回路
JP3036121B2 (ja) 擬似対数if増幅器
JPH05226950A (ja) 全差動増幅器
JPH06266863A (ja) 乗算回路
JPH11251853A (ja) 増幅・整流回路を備えた対数増幅回路
JP2661530B2 (ja) 電圧電流変換回路
JP2001036356A (ja) 電圧−電流コンバータ回路及び高利得増幅回路

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20070822

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080822

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080822

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090822

Year of fee payment: 12

LAPS Cancellation because of no payment of annual fees