JPH06266863A - 乗算回路 - Google Patents
乗算回路Info
- Publication number
- JPH06266863A JPH06266863A JP7854093A JP7854093A JPH06266863A JP H06266863 A JPH06266863 A JP H06266863A JP 7854093 A JP7854093 A JP 7854093A JP 7854093 A JP7854093 A JP 7854093A JP H06266863 A JPH06266863 A JP H06266863A
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- transistor
- terminals
- circuit
- transistors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Amplifiers (AREA)
Abstract
(57)【要約】
【目的】 トランジスタの縦積み段階数を最小限に抑
え、低電圧化に有利とする。 【構成】 トランジスタＱ1 とＱ2 、Ｑ3 とＱ4 のドレ
イン同士を共通接続させた差動トランジスタ回路と、第
１の入力端子対（第１、第２端子１と２）と第２の入力
端子対（第３、第４端子３と４）とを有し、各端子１〜
４間にそれぞれｍ：ｎのインピーダンスＺ1 〜Ｚ4 を接
続し、各端子１〜４の隣接間の接続端子Ａ〜Ｄの電位そ
れぞれをｍ：ｎに分割し、この接続端子Ａ〜Ｄを差動ト
ランジスタ回路のトランジスタＱ1 〜Ｑ4 のゲートにそ
れぞれ印加したことを特徴としている。
え、低電圧化に有利とする。 【構成】 トランジスタＱ1 とＱ2 、Ｑ3 とＱ4 のドレ
イン同士を共通接続させた差動トランジスタ回路と、第
１の入力端子対（第１、第２端子１と２）と第２の入力
端子対（第３、第４端子３と４）とを有し、各端子１〜
４間にそれぞれｍ：ｎのインピーダンスＺ1 〜Ｚ4 を接
続し、各端子１〜４の隣接間の接続端子Ａ〜Ｄの電位そ
れぞれをｍ：ｎに分割し、この接続端子Ａ〜Ｄを差動ト
ランジスタ回路のトランジスタＱ1 〜Ｑ4 のゲートにそ
れぞれ印加したことを特徴としている。
Description
【０００１】
【産業上の利用分野】本発明は、無線機器，通信機器等
に利用される高周波ＩＣの構成素子である乗算回路に関
するものである。
に利用される高周波ＩＣの構成素子である乗算回路に関
するものである。
【０００２】
【従来の技術】図２は、従来のエミッタ接地増幅回路を
用いたダブルバランス型乗算回路である。トランジスタ
Ｑ5 とＱ6 とで成る差動回路に於ける各々の出力電流
が、上段のトランジスタＱ1 とＱ2 及びＱ3 とＱ4 で成
る差動回路の電流となる、２段縦積み差動回路構成であ
る。なお、Ｚａ，Ｚｂは出力インピーダンス、Ｉｏは定
電流源で、同時に定電流源電流をも表す。第１、第２端
子１，２に入力電圧Ｖｃ1、第３、第４端子３，４に入
力電圧Ｖｃ2 を印加し、第５、第６端子５，６から出力
電流を得ている。トランジスタＱ1 からＱ6 をバイポー
ラトランジスタで構成したとき、本乗算回路の出力電流
Ｉｏｕｔは、
用いたダブルバランス型乗算回路である。トランジスタ
Ｑ5 とＱ6 とで成る差動回路に於ける各々の出力電流
が、上段のトランジスタＱ1 とＱ2 及びＱ3 とＱ4 で成
る差動回路の電流となる、２段縦積み差動回路構成であ
る。なお、Ｚａ，Ｚｂは出力インピーダンス、Ｉｏは定
電流源で、同時に定電流源電流をも表す。第１、第２端
子１，２に入力電圧Ｖｃ1、第３、第４端子３，４に入
力電圧Ｖｃ2 を印加し、第５、第６端子５，６から出力
電流を得ている。トランジスタＱ1 からＱ6 をバイポー
ラトランジスタで構成したとき、本乗算回路の出力電流
Ｉｏｕｔは、
【０００３】
【数１】 の条件を満たすとき、
【０００４】
【数２】 となり、入力電圧Ｖｃ1 とＶｃ2 が乗算される。
【０００５】ここで、ＶT はトランジスタのしきい値電
圧である。
圧である。
【０００６】トランジスタＱ1 からＱ6 を電界効果トラ
ンジスタで構成したときには、（１）式とは成らない
が、小信号入力の場合には乗算回路となり、汎用されて
いる。
ンジスタで構成したときには、（１）式とは成らない
が、小信号入力の場合には乗算回路となり、汎用されて
いる。
【発明が解決しようとする課題】前記従来の技術では、
差動回路を２段縦積み構成で、定電流源Ｉ0 を含めて少
なくとも３個のトランジスタが縦積みとなり、電源電圧
３．５Ｖ以上が必要であった。
差動回路を２段縦積み構成で、定電流源Ｉ0 を含めて少
なくとも３個のトランジスタが縦積みとなり、電源電圧
３．５Ｖ以上が必要であった。
【０００７】本発明の目的は、トランジスタの縦積み段
階数を最小限に抑え、低電圧化に有利な乗算回路を提供
せんとするものである。
階数を最小限に抑え、低電圧化に有利な乗算回路を提供
せんとするものである。
【０００８】
【課題を解決するための手段】本発明にかかる乗算回路
は、第１及び第２のトランジスタのドレイン端子または
コレクタ端子が共通接続され、第３及び第４のトランジ
スタのドレイン端子またはコレクタ端子が共通接続され
ている差動トランジスタ回路と、前記差動トランジスタ
回路の各ソース端子に共通接続された定電流源と、第１
端子と第２端子で構成される第１の入力端子対と、第３
端子と第４端子で構成される第２の入力端子対におい
て、前記第１端子と第３端子のｍ：ｎ内分電位を第１の
トランジスタのゲート端子またはベース端子に、前記第
２端子と第４端子のｍ：ｎ内分電位を第２のトランジス
タのゲート端子またはベース端子に、前記第１端子と第
４端子のｍ：ｎ内分電位を第３のトランジスタのゲート
端子またはベース端子に、前記第２端子と第３端子の
ｍ：ｎ内分電位を第４のトランジスタのゲート端子また
はベース端子に各々与えるインピーダンス回路とを備え
たものである。
は、第１及び第２のトランジスタのドレイン端子または
コレクタ端子が共通接続され、第３及び第４のトランジ
スタのドレイン端子またはコレクタ端子が共通接続され
ている差動トランジスタ回路と、前記差動トランジスタ
回路の各ソース端子に共通接続された定電流源と、第１
端子と第２端子で構成される第１の入力端子対と、第３
端子と第４端子で構成される第２の入力端子対におい
て、前記第１端子と第３端子のｍ：ｎ内分電位を第１の
トランジスタのゲート端子またはベース端子に、前記第
２端子と第４端子のｍ：ｎ内分電位を第２のトランジス
タのゲート端子またはベース端子に、前記第１端子と第
４端子のｍ：ｎ内分電位を第３のトランジスタのゲート
端子またはベース端子に、前記第２端子と第３端子の
ｍ：ｎ内分電位を第４のトランジスタのゲート端子また
はベース端子に各々与えるインピーダンス回路とを備え
たものである。
【０００９】
【作用】本発明においては、トランジスタの縦積み段階
が定電流源用トランジスタを含めても２段階に抑えら
れ、２Ｖ以下の低電源電圧化が可能になる。
が定電流源用トランジスタを含めても２段階に抑えら
れ、２Ｖ以下の低電源電圧化が可能になる。
【００１０】
〔実施例１〕図１は本発明に係る乗算回路の一実施例を
示す回路図である。この乗算回路は、第１の入力端子対
（第１、第２端子１、２）及び第２の入力端子対（第
３、第４端子３、４）に印加された電圧が、図１（ａ）
のインピーダンス回路で電圧分配され、接続端子Ａから
Ｄの端子電圧が、図１（ｂ）に於ける４個のトランジス
タＱ1 〜Ｑ4 のゲート端子にそれぞれ入力される構成と
成っている。
示す回路図である。この乗算回路は、第１の入力端子対
（第１、第２端子１、２）及び第２の入力端子対（第
３、第４端子３、４）に印加された電圧が、図１（ａ）
のインピーダンス回路で電圧分配され、接続端子Ａから
Ｄの端子電圧が、図１（ｂ）に於ける４個のトランジス
タＱ1 〜Ｑ4 のゲート端子にそれぞれ入力される構成と
成っている。
【００１１】図１（ａ）のインピーダンス回路におい
て、Ｚ1 からＺ4 はインピーダンス素子である。第１端
子１、第３端子３の電圧をそれぞれＶ1 、Ｖ3 とする
と、接続端子Ａの電圧ＶA は、第１端子１と第３端子３
の電圧をインピーダンス素子Ｚ1によってｍ：ｎ（ｍ、
ｎは実数）に内分して、
て、Ｚ1 からＺ4 はインピーダンス素子である。第１端
子１、第３端子３の電圧をそれぞれＶ1 、Ｖ3 とする
と、接続端子Ａの電圧ＶA は、第１端子１と第３端子３
の電圧をインピーダンス素子Ｚ1によってｍ：ｎ（ｍ、
ｎは実数）に内分して、
【００１２】
【数３】 となる。同様に、接続端子Ｂから接続端子Ｄの電圧も以
下のように決定される。
下のように決定される。
【００１３】
【数４】 図１（ｂ）に於いて、トランジスタＱ1 は電界効果トラ
ンジスタとし、飽和領域で動作しているとすると、ドレ
イン電流ＩD1は、次式で表される。
ンジスタとし、飽和領域で動作しているとすると、ドレ
イン電流ＩD1は、次式で表される。
【００１４】
【数５】 ここで、ＶG1はゲート・ソース間電圧、Ｋはゲート長、
ゲート幅、電子移動度等で決定される定数である。
ゲート幅、電子移動度等で決定される定数である。
【００１５】図１（ｂ）に於ける４個のトランジスタＱ
1 からＱ4 のゲート端子ＡからＤに、上記（３ａ）から
（３ｄ）式で示される電圧をそれぞれ入力した場合、ト
ランジスタＱ1 からＱ4 に流れるドレイン電流は、以下
のように表される。
1 からＱ4 のゲート端子ＡからＤに、上記（３ａ）から
（３ｄ）式で示される電圧をそれぞれ入力した場合、ト
ランジスタＱ1 からＱ4 に流れるドレイン電流は、以下
のように表される。
【００１６】
【数６】 上式（５ａ）から（５ｄ）を用いて、出力電流ＩOUT は
以下のように求まる。
以下のように求まる。
【００１７】
【数７】 式（６）は、第１の入力端子対（第１、第２端子１、
２）に印加された電圧（Ｖ1 −Ｖ2 ）と第２の入力端子
対（第３、第４端子３、４）とに印加された電圧（Ｖ3
−Ｖ4 ）とが乗算されることを示している。また、４個
のトランジスタＱ1 〜Ｑ4 の共通ソースに接続している
定電流源Ｉ0 は式（６）に現われず、省略しても乗算は
行われる。 〔実施例２〕図１（ｂ）においては、トランジスタＱ1
からＱ4 に、バイポーラ型トランジスタを用いても可能
である。先ず、図１（ａ）の第１の入力端子対（第１、
第２端子１、２）及び第２の入力端子対（第３、第４端
子３、４）にそれぞれ、両相入力電圧を印加する。両端
子対への基準電圧をそれぞれＶR 、ＶQ として、電圧Ｖ
A 、ＶB を印加すると、各々の端子電圧以下のように表
される。
２）に印加された電圧（Ｖ1 −Ｖ2 ）と第２の入力端子
対（第３、第４端子３、４）とに印加された電圧（Ｖ3
−Ｖ4 ）とが乗算されることを示している。また、４個
のトランジスタＱ1 〜Ｑ4 の共通ソースに接続している
定電流源Ｉ0 は式（６）に現われず、省略しても乗算は
行われる。 〔実施例２〕図１（ｂ）においては、トランジスタＱ1
からＱ4 に、バイポーラ型トランジスタを用いても可能
である。先ず、図１（ａ）の第１の入力端子対（第１、
第２端子１、２）及び第２の入力端子対（第３、第４端
子３、４）にそれぞれ、両相入力電圧を印加する。両端
子対への基準電圧をそれぞれＶR 、ＶQ として、電圧Ｖ
A 、ＶB を印加すると、各々の端子電圧以下のように表
される。
【００１８】
【数８】 各トランジスタへのベース入力は、各入力端子電圧を
ｍ：ｎに内分して、次のようになる。
ｍ：ｎに内分して、次のようになる。
【００１９】
【数９】 図１（ｂ）に於いて、トランジスタＱ1 はバイポーラト
ランジスタとし、飽和領域で動作しているとすると、コ
レクタ電流ＩC1は、次式で表される。
ランジスタとし、飽和領域で動作しているとすると、コ
レクタ電流ＩC1は、次式で表される。
【００２０】
【数１０】 ここで、ＶB1はベース・エミッタ電圧、ＩS はエミッタ
断面積、ベース幅、拡散定数、ベース不純物濃度等で決
定される定数である。
断面積、ベース幅、拡散定数、ベース不純物濃度等で決
定される定数である。
【００２１】したがって、上式（８ａ）から（８ｄ）を
用いて、出力電流ＩOUT は以下のように求まる。
用いて、出力電流ＩOUT は以下のように求まる。
【００２２】
【数１１】 式（１０）のように、従来の乗算回路とは異なり、ｓｉ
ｎｈ関数の乗算となっているが、従来同様に
ｎｈ関数の乗算となっているが、従来同様に
【００２３】
【数１２】 であれば、式（１０）は以下のように、乗算回路として
動作する。
動作する。
【００２４】
【数１３】 なお、本発明は以上のように、出力電流ＩOUT ＝Ｉ2 −
Ｉ1 が入力電圧の掛け算となるが、この出力の出し方と
して図１では電圧で出力するようにしたが、これを電流
で出力するようにしても良い。その場合には、図１
（ｂ）で、インピーダンスＺａ，Ｚｂにトランジスタを
用い、各ドレイン端子またはコレクタ端子を電圧・電源
ＶDDに接続し、各ソース端子またはエミッタ端子をトラ
ンジスタＱ（Ｑ2 ），Ｑ3 （Ｑ4 ）のドレイン端子また
はコレクタ端子に接続し、ゲート端子またはベース端子
同士を接続して、その接続点をトランジスタＱ1 （Ｑ
2 ）のドレイン端子またはコレクタ端子に接続し、トラ
ンジスタＱ3 （Ｑ4 ）のドレイン端子またはコレクタ端
子に出力端子を設ける構成とすればよい。
Ｉ1 が入力電圧の掛け算となるが、この出力の出し方と
して図１では電圧で出力するようにしたが、これを電流
で出力するようにしても良い。その場合には、図１
（ｂ）で、インピーダンスＺａ，Ｚｂにトランジスタを
用い、各ドレイン端子またはコレクタ端子を電圧・電源
ＶDDに接続し、各ソース端子またはエミッタ端子をトラ
ンジスタＱ（Ｑ2 ），Ｑ3 （Ｑ4 ）のドレイン端子また
はコレクタ端子に接続し、ゲート端子またはベース端子
同士を接続して、その接続点をトランジスタＱ1 （Ｑ
2 ）のドレイン端子またはコレクタ端子に接続し、トラ
ンジスタＱ3 （Ｑ4 ）のドレイン端子またはコレクタ端
子に出力端子を設ける構成とすればよい。
【００２５】
【発明の効果】本発明にかかる乗算回路は、第１及び第
２のトランジスタのドレイン端子またはコレクタ端子が
共通接続され、第３及び第４のトランジスタのドレイン
端子またはコレクタ端子が共通接続されている差動トラ
ンジスタ回路と、前記差動トランジスタ回路の各ソース
端子に共通接続された定電流源と、第１端子と第２端子
で構成される第１の入力端子対と、第３端子と第４端子
で構成される第２の入力端子対において、前記第１端子
と第３端子のｍ：ｎ内分電位を第１のトランジスタのゲ
ート端子またはベース端子に、前記第２端子と第４端子
のｍ：ｎ内分電位を第２のトランジスタのゲート端子ま
たはベース端子に、前記第１端子と第４端子のｍ：ｎ内
分電位を第３のトランジスタのゲート端子またはベース
端子に、前記第２端子と第３端子のｍ：ｎ内分電位を第
４のトランジスタのゲート端子またはベース端子に各々
与えるインピーダンス回路とを備えたので、第１〜第４
のトランジスタと定電流源を閾値電圧０ＶのＧａＡｓ−
ＭＥＳＦＥＴで構成した場合を考えると、トランジスタ
１段当たりのソース・ドレイン電圧を約０．７Ｖ以上と
すればトランジスタは飽和領域で動作する。したがっ
て、本発明の乗算回路は、電源電圧ＶDDが２Ｖ以下での
動作が可能である。更に、４個のトランジスタの共通ソ
ースに接続している定電流源を抵抗などのインピーダン
ス素子で構成するか、又は定電流源を除いても、式
（６）の乗算は成立し、更なる低電圧化が可能である。
また、定電流源も１個で済み、トランジスタ個数も少な
く、低消費電力である。
２のトランジスタのドレイン端子またはコレクタ端子が
共通接続され、第３及び第４のトランジスタのドレイン
端子またはコレクタ端子が共通接続されている差動トラ
ンジスタ回路と、前記差動トランジスタ回路の各ソース
端子に共通接続された定電流源と、第１端子と第２端子
で構成される第１の入力端子対と、第３端子と第４端子
で構成される第２の入力端子対において、前記第１端子
と第３端子のｍ：ｎ内分電位を第１のトランジスタのゲ
ート端子またはベース端子に、前記第２端子と第４端子
のｍ：ｎ内分電位を第２のトランジスタのゲート端子ま
たはベース端子に、前記第１端子と第４端子のｍ：ｎ内
分電位を第３のトランジスタのゲート端子またはベース
端子に、前記第２端子と第３端子のｍ：ｎ内分電位を第
４のトランジスタのゲート端子またはベース端子に各々
与えるインピーダンス回路とを備えたので、第１〜第４
のトランジスタと定電流源を閾値電圧０ＶのＧａＡｓ−
ＭＥＳＦＥＴで構成した場合を考えると、トランジスタ
１段当たりのソース・ドレイン電圧を約０．７Ｖ以上と
すればトランジスタは飽和領域で動作する。したがっ
て、本発明の乗算回路は、電源電圧ＶDDが２Ｖ以下での
動作が可能である。更に、４個のトランジスタの共通ソ
ースに接続している定電流源を抵抗などのインピーダン
ス素子で構成するか、又は定電流源を除いても、式
（６）の乗算は成立し、更なる低電圧化が可能である。
また、定電流源も１個で済み、トランジスタ個数も少な
く、低消費電力である。
【００２６】ダブルバランス型乗算回路の場合、図３に
示すような差動トランジスタ回路を用いて両相入力する
手法が一般的に行われている。本実施例の乗算回路の場
合には、回路を構成しているトランジスタの縦積み段数
が作動トランジスタ回路と同一であり、入出力において
ＤＣレベル合わせのための回路が不要で、小型化に有利
である。
示すような差動トランジスタ回路を用いて両相入力する
手法が一般的に行われている。本実施例の乗算回路の場
合には、回路を構成しているトランジスタの縦積み段数
が作動トランジスタ回路と同一であり、入出力において
ＤＣレベル合わせのための回路が不要で、小型化に有利
である。
【図１】本発明の一実施例を示す乗算回路の回路図であ
る。
る。
【図２】従来技術に於ける乗算回路の一例を示す回路図
である。
である。
【図３】従来から両相入力の為に汎用されている作動ト
ランジスタ回路例を示す図である。
ランジスタ回路例を示す図である。
１ 第１端子 ２ 第２端子 ３ 第３端子 ４ 第４端子 ５ 第５端子 ６ 第６端子 Ａ インピーダンス回路からトランジスタ回路への接続
端子 Ｂ インピーダンス回路からトランジスタ回路への接続
端子 Ｃ インピーダンス回路からトランジスタ回路への接続
端子 Ｄ インピーダンス回路からトランジスタ回路への接続
端子 Ｚ1 インピーダンス Ｚ2 インピーダンス Ｚ3 インピーダンス Ｚ4 インピーダンス Ｚa インピーダンス Ｚb インピーダンス Ｑ1 トランジスタ Ｑ2 トランジスタ Ｑ3 トランジスタ Ｑ4 トランジスタ Ｉ0 定電流源 ＶDD 電圧電源
端子 Ｂ インピーダンス回路からトランジスタ回路への接続
端子 Ｃ インピーダンス回路からトランジスタ回路への接続
端子 Ｄ インピーダンス回路からトランジスタ回路への接続
端子 Ｚ1 インピーダンス Ｚ2 インピーダンス Ｚ3 インピーダンス Ｚ4 インピーダンス Ｚa インピーダンス Ｚb インピーダンス Ｑ1 トランジスタ Ｑ2 トランジスタ Ｑ3 トランジスタ Ｑ4 トランジスタ Ｉ0 定電流源 ＶDD 電圧電源
Claims (1)
- 【請求項１】 第１及び第２のトランジスタのドレイン
端子またはコレクタ端子が共通接続され、第３及び第４
のトランジスタのドレイン端子またはコレクタ端子が共
通接続されている差動トランジスタ回路と、 前記差動トランジスタ回路の各ソース端子に共通接続さ
れた定電流源と、 第１端子と第２端子で構成される第１の入力端子対と、
第３端子と第４端子で構成される第２の入力端子対にお
いて、前記第１端子と第３端子のｍ：ｎ内分電位を第１
のトランジスタのゲート端子またはベース端子に、前記
第２端子と第４端子のｍ：ｎ内分電位を第２のトランジ
スタのゲート端子またはベース端子に、前記第１端子と
第４端子のｍ：ｎ内分電位を第３のトランジスタのゲー
ト端子またはベース端子に、前記第２端子と第３端子の
ｍ：ｎ内分電位を第４のトランジスタのゲート端子また
はベース端子に各々与えるインピーダンス回路と、を備
えたことを特徴とする乗算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7854093A JPH06266863A (ja) | 1993-03-15 | 1993-03-15 | 乗算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7854093A JPH06266863A (ja) | 1993-03-15 | 1993-03-15 | 乗算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06266863A true JPH06266863A (ja) | 1994-09-22 |
Family
ID=13664752
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7854093A Pending JPH06266863A (ja) | 1993-03-15 | 1993-03-15 | 乗算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06266863A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08153147A (ja) * | 1994-11-30 | 1996-06-11 | Nec Corp | マルチプライヤ・コア回路 |
| JPH08153146A (ja) * | 1994-11-30 | 1996-06-11 | Nec Corp | マルチプライヤ・コア回路 |
| JP2001077646A (ja) * | 1999-09-02 | 2001-03-23 | Hitachi Ltd | 光受信装置 |
-
1993
- 1993-03-15 JP JP7854093A patent/JPH06266863A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08153147A (ja) * | 1994-11-30 | 1996-06-11 | Nec Corp | マルチプライヤ・コア回路 |
| JPH08153146A (ja) * | 1994-11-30 | 1996-06-11 | Nec Corp | マルチプライヤ・コア回路 |
| JP2001077646A (ja) * | 1999-09-02 | 2001-03-23 | Hitachi Ltd | 光受信装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2556293B2 (ja) | Ｍｏｓ ｏｔａ | |
| KR0137046B1 (ko) | Mos 트랜지스터를 사용하는 2상한 멀티플라이어 및 튜닝 가능한 연산 트랜스컨덕턴스증폭기 | |
| US5477170A (en) | Comparator capable of preventing large noise voltage | |
| JP3088262B2 (ja) | 低歪差動増幅回路 | |
| EP0159654A2 (en) | Amplifier circuit | |
| JPH05129836A (ja) | 周波数逓倍・ミキサ回路 | |
| JPH09260968A (ja) | 増幅器及び半導体装置 | |
| KR20010006778A (ko) | 액티브 필터 회로 | |
| US6545502B1 (en) | High frequency MOS fixed and variable gain amplifiers | |
| JP2778540B2 (ja) | 対数増幅回路 | |
| US6433626B1 (en) | Current-mode filter with complex zeros | |
| US6611171B2 (en) | Linear transconductance amplifier | |
| US5977818A (en) | Multi-input transistor circuit and multi-input transconductance circuit | |
| JP2540782B2 (ja) | Ｍｏｓ２象限マルチプライヤ | |
| JP2003196578A (ja) | 掛け算器 | |
| JP3117048B2 (ja) | 乗算回路 | |
| JP2003124751A (ja) | 半導体集積回路 | |
| JP3030985B2 (ja) | 周波数ミキサ回路 | |
| JPH07112136B2 (ja) | 差動入力差動出力型増幅器 | |
| JP2682317B2 (ja) | 擬似対数ｉｆ増幅器 | |
| JP3036121B2 (ja) | 擬似対数ｉｆ増幅器 | |
| JPS63171007A (ja) | Ｆｅｔ利得可変増幅器 | |
| JPH0846453A (ja) | 差動増幅回路 | |
| JPH07336164A (ja) | チューニング可能なｍｏｓ ｏｔａ | |
| JP2000048112A (ja) | Ｍｏｓ乗算回路 |