JPH0614610B2 - パルス幅制御回路 - Google Patents
パルス幅制御回路Info
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- JPH0614610B2 JPH0614610B2 JP26449784A JP26449784A JPH0614610B2 JP H0614610 B2 JPH0614610 B2 JP H0614610B2 JP 26449784 A JP26449784 A JP 26449784A JP 26449784 A JP26449784 A JP 26449784A JP H0614610 B2 JPH0614610 B2 JP H0614610B2
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- H03K—PULSE TECHNIQUE
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Description
【発明の詳細な説明】 （産業上の利用分野） 本考案は光プリンタ、サーマルプリンタ、液晶プリンタ
などの発光または印字素子駆動回路の発光または印字素
子の駆動パルス幅制御回路に関するものである。
などの発光または印字素子駆動回路の発光または印字素
子の駆動パルス幅制御回路に関するものである。
（従来の技術） 光プリンタの場合、発光素子（例えばLED）を１２８個
程度モノリシックに集積化した発光素子アレイ（例えば
LEDアレイ）を複数個用いることにより、光プリンタの
光源とすることができる。このようなLEDアレイは製造
ロットの相違等により輝度特性が異なり、又同一特性の
ものを選択することも困難である。そして発光素子をド
ライブするドライブ回路も、集積回路で実現する場合ド
ライブ特性（オン電圧、オン抵抗、発光素子の電流制限
用シリーズ抵抗）が異なり発光素子の輝度に影響を与
え、補正をしない状態では、印字の濃度ムラが発生し、
実用的なプリンタにならない。この欠点を補正するため
に、各発光素子への通電時間を制御することにより、光
プリンタの感光体に与える光量を均一とし、輝度特性を
揃える場合と同一の効果を得る方法がある（例えば、実
開昭５４−１１３９９６、実開昭５８−２５０２４）。
程度モノリシックに集積化した発光素子アレイ（例えば
LEDアレイ）を複数個用いることにより、光プリンタの
光源とすることができる。このようなLEDアレイは製造
ロットの相違等により輝度特性が異なり、又同一特性の
ものを選択することも困難である。そして発光素子をド
ライブするドライブ回路も、集積回路で実現する場合ド
ライブ特性（オン電圧、オン抵抗、発光素子の電流制限
用シリーズ抵抗）が異なり発光素子の輝度に影響を与
え、補正をしない状態では、印字の濃度ムラが発生し、
実用的なプリンタにならない。この欠点を補正するため
に、各発光素子への通電時間を制御することにより、光
プリンタの感光体に与える光量を均一とし、輝度特性を
揃える場合と同一の効果を得る方法がある（例えば、実
開昭５４−１１３９９６、実開昭５８−２５０２４）。
第２図に従来の光プリンタのLED素子駆動回路を示す。
第２図において１は各画素の印字をオン・オフ制御する
画素データ、２は画素データ入力回路、３１〜３ｎは画
素データ入力回路の出力、４は複数ビット×ｎ個の発光
時間調整量の記憶メモリ、５１〜５ｎは発光時間調整量
メモリの出力で比較回路１０１〜１０ｎの一方の入力Ａ
に接続されている。６はカウンタ８のカウントクロック
で、比較回路内のコンパレータ出力のハザードを除去す
るために設けたＪ／ＫF/Fのクロック端子にも接続され
ている。７は前記カウンタ８と比較回路内のＪ／ＫF/F
の初期設定用プリセットパルスで、カウンタ８のプリセ
ット端子とＪ／ＫF/FのＪ端子に接続されている。カウ
ンタ８は一方向のアップカウンタで構成されており、通
常複数ビットからなるバイナリーカウンタが使用され、
９は前記カウンタ８の出力で比較回数１０１〜１０ｎの
他方の入力Ｂに接続されている。比較回路の出力１１１
〜１１ｎは、ゲート回路１３１〜１３ｎの入力に、１２
は全画素の印字オン・オフを制御するイネーブル信号で
前記ゲート回路１３１〜１３ｎの入力に接続されてい
る。１４１〜１４ｎは各ゲート回路１３１〜１３ｎの出
力、１５１〜１５ｎは発光素子のドライブ回路、１６１
〜１６ｎは前記ドライブ回路の出力、１７１〜１７ｎは
LEDアレイの発光素子であり、１８の点線内が通電時間
を制御するためのパルス幅制御回路である。
第２図において１は各画素の印字をオン・オフ制御する
画素データ、２は画素データ入力回路、３１〜３ｎは画
素データ入力回路の出力、４は複数ビット×ｎ個の発光
時間調整量の記憶メモリ、５１〜５ｎは発光時間調整量
メモリの出力で比較回路１０１〜１０ｎの一方の入力Ａ
に接続されている。６はカウンタ８のカウントクロック
で、比較回路内のコンパレータ出力のハザードを除去す
るために設けたＪ／ＫF/Fのクロック端子にも接続され
ている。７は前記カウンタ８と比較回路内のＪ／ＫF/F
の初期設定用プリセットパルスで、カウンタ８のプリセ
ット端子とＪ／ＫF/FのＪ端子に接続されている。カウ
ンタ８は一方向のアップカウンタで構成されており、通
常複数ビットからなるバイナリーカウンタが使用され、
９は前記カウンタ８の出力で比較回数１０１〜１０ｎの
他方の入力Ｂに接続されている。比較回路の出力１１１
〜１１ｎは、ゲート回路１３１〜１３ｎの入力に、１２
は全画素の印字オン・オフを制御するイネーブル信号で
前記ゲート回路１３１〜１３ｎの入力に接続されてい
る。１４１〜１４ｎは各ゲート回路１３１〜１３ｎの出
力、１５１〜１５ｎは発光素子のドライブ回路、１６１
〜１６ｎは前記ドライブ回路の出力、１７１〜１７ｎは
LEDアレイの発光素子であり、１８の点線内が通電時間
を制御するためのパルス幅制御回路である。
第３図は第２図のLEDアレイ素子駆動回路のタイムチャ
ートである。第２図の動作を第３図を用いて説明する。
１２はイネーブル信号で、この信号が“Ｈ”レベルにな
ると印字可能な状態となる。６は連続したクロックパル
スで、カウンタ８と比較回路１０１〜１０ｎ内のＪ−Ｋ
フリップフロップ回路（以下Ｊ−ＫF/Fと記す）は本ク
ロックパルスの後縁でトリガーされる。今仮に発光時間
調整量メモリ出力５１〜５ｎの調整範囲を１〜３１と
し、５１の調整量を１、同じく５ｎの調整量を３１、カ
ウンタ８のカウント範囲を１〜３１、と条件設定して説
明する。
ートである。第２図の動作を第３図を用いて説明する。
１２はイネーブル信号で、この信号が“Ｈ”レベルにな
ると印字可能な状態となる。６は連続したクロックパル
スで、カウンタ８と比較回路１０１〜１０ｎ内のＪ−Ｋ
フリップフロップ回路（以下Ｊ−ＫF/Fと記す）は本ク
ロックパルスの後縁でトリガーされる。今仮に発光時間
調整量メモリ出力５１〜５ｎの調整範囲を１〜３１と
し、５１の調整量を１、同じく５ｎの調整量を３１、カ
ウンタ８のカウント範囲を１〜３１、と条件設定して説
明する。
７のプリセット信号が“Ｈ”になり、６のクロックパル
スが入ると、第３図ａのポイントでカウンタ８はプリセ
ットされその出力９はカウント値＝１となり、比較回路
出力１１１〜１１ｎは一斉に“Ｈ”レベルとなる。１１
１の出力について見ると、この時比較回路１０１のコン
パレータ出力Ｂ＝Ａは“Ｈ”となっておりこの信号がＪ
−ＫF/FのＫ端子に入力しているのでプリセット後１発
目のクロックパルスでＪ−ＫF/Fはポイントｂでリセッ
トされる。１１ｎの出力について見ると、比較回路１０
ｎのコンパレータ出力Ｂ＝Ａはカウント８のカウントが
進みカウント＝３１になった時点で“Ｈ”となり、プリ
セット後３１発目のクロックパルスでＪ−ＫF/Fがポイ
ントｃでリセットされる。第３図区間ｄでは画素データ
３１と３ｎは共に、“Ｈ”であるのでゲート回路１３１
と１３ｎが共にオンとなりドライブ回路１５１と１５ｎ
が共にオンし、第２図１６１と１６ｎの如くLED素子を
ドライブする。区間ｅでは、画素データが“Ｌ”となっ
ているのでドライブ回路出力１６１と１６ｎは共にオフ
状態であるのでLEDはドライブされない。区間ｄまたは
ｅが１ライン分の画素の印字サイクルである。
スが入ると、第３図ａのポイントでカウンタ８はプリセ
ットされその出力９はカウント値＝１となり、比較回路
出力１１１〜１１ｎは一斉に“Ｈ”レベルとなる。１１
１の出力について見ると、この時比較回路１０１のコン
パレータ出力Ｂ＝Ａは“Ｈ”となっておりこの信号がＪ
−ＫF/FのＫ端子に入力しているのでプリセット後１発
目のクロックパルスでＪ−ＫF/Fはポイントｂでリセッ
トされる。１１ｎの出力について見ると、比較回路１０
ｎのコンパレータ出力Ｂ＝Ａはカウント８のカウントが
進みカウント＝３１になった時点で“Ｈ”となり、プリ
セット後３１発目のクロックパルスでＪ−ＫF/Fがポイ
ントｃでリセットされる。第３図区間ｄでは画素データ
３１と３ｎは共に、“Ｈ”であるのでゲート回路１３１
と１３ｎが共にオンとなりドライブ回路１５１と１５ｎ
が共にオンし、第２図１６１と１６ｎの如くLED素子を
ドライブする。区間ｅでは、画素データが“Ｌ”となっ
ているのでドライブ回路出力１６１と１６ｎは共にオフ
状態であるのでLEDはドライブされない。区間ｄまたは
ｅが１ライン分の画素の印字サイクルである。
以上の如く第２図の従来回路では各LED素子１７１〜１
７ｎに対応した発光時間調整量５１〜５ｎとカウンタ８
のカウント出力９を比較回路１０１〜１０ｎでそれぞれ
比較し、調整量５１〜５ｎに応じたパルス幅を比較回路
から出力し、この出力１１１〜１１ｎと画素データ３１
〜３ｎをゲート回路１３１〜１３ｎで論理をとり、ドラ
イブ回路でLED素子をドライブしてLED素子の通電時間制
御を行っている。
７ｎに対応した発光時間調整量５１〜５ｎとカウンタ８
のカウント出力９を比較回路１０１〜１０ｎでそれぞれ
比較し、調整量５１〜５ｎに応じたパルス幅を比較回路
から出力し、この出力１１１〜１１ｎと画素データ３１
〜３ｎをゲート回路１３１〜１３ｎで論理をとり、ドラ
イブ回路でLED素子をドライブしてLED素子の通電時間制
御を行っている。
（発明が解決しようとする問題点） この第２図の回路は発光素子の通電時間制御のパルス幅
そのものは問題ないが、第３図１６１と１６ｎの如くド
ライブ波形がポイントａを基準として立上りあるポイン
ト（ｂとｃ）で立下るようになっており、ドライブ波形
の中心が第３図ｇとｈの如く差が発生する。このため光
プリンタの如き感光ドラムが回転し高速印字を行う場
合、第４図の如く各印字画素の中心位置に長さｌだけ差
が発生し、この差は調整量によって異なるが調整量１の
画素と調整量３１の画素の場合が最大となる。プリンタ
はこの印字画素を最小単位として文字とが記号などを印
字するため、第２図の従来回路では画素の中心位置にバ
ラツキが発生し、印字品質を低下させる欠点を有してい
た。
そのものは問題ないが、第３図１６１と１６ｎの如くド
ライブ波形がポイントａを基準として立上りあるポイン
ト（ｂとｃ）で立下るようになっており、ドライブ波形
の中心が第３図ｇとｈの如く差が発生する。このため光
プリンタの如き感光ドラムが回転し高速印字を行う場
合、第４図の如く各印字画素の中心位置に長さｌだけ差
が発生し、この差は調整量によって異なるが調整量１の
画素と調整量３１の画素の場合が最大となる。プリンタ
はこの印字画素を最小単位として文字とが記号などを印
字するため、第２図の従来回路では画素の中心位置にバ
ラツキが発生し、印字品質を低下させる欠点を有してい
た。
図は省略するが、第２図のカウンタ８をダウンカウンタ
に変更し、カウンタ８のプリセット値を３１とし、比較
回路内のコンパレータ出力Ｂ＝ＡをＪ−ＫF/FＪ端子
に、カウンタ８のカウント＝０のデコード出力をＪ−Ｋ
F/FのＫ端子に接続することにより、第２図と同様の発
光素子の駆動パルス幅制御回路を実現できる。但しドラ
イブ波形はコンパレータ出力Ｂ＝Ａが“Ｈ”になった時
から立上りカウンタ８がカウント＝０になると全ての出
力が立下るようになり、この回路構成でも印字画素の中
心に差が発生する欠点を有している。
に変更し、カウンタ８のプリセット値を３１とし、比較
回路内のコンパレータ出力Ｂ＝ＡをＪ−ＫF/FＪ端子
に、カウンタ８のカウント＝０のデコード出力をＪ−Ｋ
F/FのＫ端子に接続することにより、第２図と同様の発
光素子の駆動パルス幅制御回路を実現できる。但しドラ
イブ波形はコンパレータ出力Ｂ＝Ａが“Ｈ”になった時
から立上りカウンタ８がカウント＝０になると全ての出
力が立下るようになり、この回路構成でも印字画素の中
心に差が発生する欠点を有している。
本発明の目的は、各発光素子もしくは各印字素子の通電
時間制御を行うとともに、１ラインの通電時間の中心を
そろえることにより、各発光素子または各印字素子に対
応する印字画素の中心をそろえ、高品質の印字が実現で
きるパルス幅制御回路を提供することにある。
時間制御を行うとともに、１ラインの通電時間の中心を
そろえることにより、各発光素子または各印字素子に対
応する印字画素の中心をそろえ、高品質の印字が実現で
きるパルス幅制御回路を提供することにある。
（問題点を解決するための手段） 本発明の特徴は、所定のパルス幅のパルス信号を受信し
た時に起動する複数の電気素子に対応し、このパルス信
号のパルス幅を調整するパルス幅調整値を有する複数の
パルス幅調整手段と、 クロック信号をカウントし、そのカウント値を出力する
アップダウンカウンタと、 前記アップダウンカウンタの出力と、前記複数のパルス
幅調整手段の夫々のパルス幅調整値とを比較する複数の
比較回路とから構成され、 前記アップダウンカウンタは、前記複数の比較回路の夫
々に、共通に前記カウント値を出力し、 前記比較回路の全ての出力が、前記パルス幅調整値に対
応し、かつ、前記アップダウンカウンタの出力に基づく
所定の時刻を中心点としたパルス信号を出力し、 前記パルス信号により、前記複数の電気素子の夫々の起
動時間の制御を行うことを特徴としたパルス幅制御回路
にある。
た時に起動する複数の電気素子に対応し、このパルス信
号のパルス幅を調整するパルス幅調整値を有する複数の
パルス幅調整手段と、 クロック信号をカウントし、そのカウント値を出力する
アップダウンカウンタと、 前記アップダウンカウンタの出力と、前記複数のパルス
幅調整手段の夫々のパルス幅調整値とを比較する複数の
比較回路とから構成され、 前記アップダウンカウンタは、前記複数の比較回路の夫
々に、共通に前記カウント値を出力し、 前記比較回路の全ての出力が、前記パルス幅調整値に対
応し、かつ、前記アップダウンカウンタの出力に基づく
所定の時刻を中心点としたパルス信号を出力し、 前記パルス信号により、前記複数の電気素子の夫々の起
動時間の制御を行うことを特徴としたパルス幅制御回路
にある。
（作用） 以上の構成により、発光又は印字素子の駆動パルス幅制
御用カウンタに従来のアップ又はダウンの一方向のみの
カウンタをアップダウンカウンタに変更することによ
り、印字画素の中心位置を均一にすることが可能である
ので、高印字品質を実現することができる。
御用カウンタに従来のアップ又はダウンの一方向のみの
カウンタをアップダウンカウンタに変更することによ
り、印字画素の中心位置を均一にすることが可能である
ので、高印字品質を実現することができる。
（実施例） 第１図に本発明の第１の実施例である光プリンタのLED
アレイ素子の駆動回路、第５図は第１図の本発明のパル
ス幅制御回路の動作原理の説明図であり、第６図は第１
図のタイムチャートである。第１図中本発明の構成部分
は１９の点線内である。
アレイ素子の駆動回路、第５図は第１図の本発明のパル
ス幅制御回路の動作原理の説明図であり、第６図は第１
図のタイムチャートである。第１図中本発明の構成部分
は１９の点線内である。
まず第１図、５図、６図を用いて第１の実施例の説明を
行う。第１図と第２図との相違点は、２点有り、まず１
点はカウンタ８が従来例の第２図では、アップカウンタ
であるが本発明の第１図では、アップ・ダウンカウンタ
となっている点と、他の１点は１０１〜１０ｎの比較回
路のコンパレータ出力Ｂ＝ＡがＢ＜ＡとなりＪ−ＫF/F
がＤ形フリップフロップ回路（以下Ｄ−F/Fと記す）と
なり、コンパレータ出力Ｂ＜ＡがＤ−F/FのＤ端子に、
プリセット入力７がＤ−F/Fのリセット端子Ｒに接続さ
れている点で、その他の回路は従来例の第２図と同一で
ある。比較回路内のＤ−F/Fはコンパレータ出力Ｂ＜Ａ
のハザードを除去するための波形成形回路であり、クロ
ックパルス６の後縁でトリガーされるようになってい
る。信号の接続について見ると、発光時間調整量出力５
１〜５ｎは比較回路１０１〜１０ｎの入力Ａにそれぞれ
入力しており、アップ・ダウンカウンタ８の出力９は、
比較回路１０１〜１０ｎの入力Ｂに接続されている。更
にクロックパルス６はアップ・ダウンカウンタ８のクロ
ック端子と比較回路のＤ−F/Fのクロック端子に、７の
プリセット信号は前記カウンタ８のプリセット端子Ｐ
と、前記Ｄ−F/Fのリセット端子Ｒに接続されている。
行う。第１図と第２図との相違点は、２点有り、まず１
点はカウンタ８が従来例の第２図では、アップカウンタ
であるが本発明の第１図では、アップ・ダウンカウンタ
となっている点と、他の１点は１０１〜１０ｎの比較回
路のコンパレータ出力Ｂ＝ＡがＢ＜ＡとなりＪ−ＫF/F
がＤ形フリップフロップ回路（以下Ｄ−F/Fと記す）と
なり、コンパレータ出力Ｂ＜ＡがＤ−F/FのＤ端子に、
プリセット入力７がＤ−F/Fのリセット端子Ｒに接続さ
れている点で、その他の回路は従来例の第２図と同一で
ある。比較回路内のＤ−F/Fはコンパレータ出力Ｂ＜Ａ
のハザードを除去するための波形成形回路であり、クロ
ックパルス６の後縁でトリガーされるようになってい
る。信号の接続について見ると、発光時間調整量出力５
１〜５ｎは比較回路１０１〜１０ｎの入力Ａにそれぞれ
入力しており、アップ・ダウンカウンタ８の出力９は、
比較回路１０１〜１０ｎの入力Ｂに接続されている。更
にクロックパルス６はアップ・ダウンカウンタ８のクロ
ック端子と比較回路のＤ−F/Fのクロック端子に、７の
プリセット信号は前記カウンタ８のプリセット端子Ｐ
と、前記Ｄ−F/Fのリセット端子Ｒに接続されている。
第５図で通電時間制御即ちパルス幅制御の原理を説明す
る。まずアップ・ダウンカウンタはプリセット信号７で
カウント＝ｍとなり、プリセット信号がなくなるとカウ
ント＝０までカウントダウンし、更にカウント＝０から
ｍまでカウントアップして行き、ｍになるとカウントス
トップし、次のプリセット信号７がくるまでこの状態を
保持する。これが１サイクルである。第５図に前記カウ
ンタ８のカウント出力の状態を示している、この１サイ
クルの動作でコンパレータ出力Ｂ＜Ａは第５図の如く発
光時間調整量Ａよりカウント値Ｂが小さく即ちＢ＜Ａの
区間“Ｈ”レベルとなるように動作する。アップ・ダウ
ンカウンタは一定のダウン→アップのカウント動作をす
るだけであるが、前記調整量Ａを１〜ｍまで変化させる
とコンパレータ出力Ｂ＜Ａが変化し、前記調整量Ａに比
例してコンパレータ出力Ｂ＜Ａが変化し、かつカウント
＝０の点を中心にして左右対称のパルスとなることが理
解できる。
る。まずアップ・ダウンカウンタはプリセット信号７で
カウント＝ｍとなり、プリセット信号がなくなるとカウ
ント＝０までカウントダウンし、更にカウント＝０から
ｍまでカウントアップして行き、ｍになるとカウントス
トップし、次のプリセット信号７がくるまでこの状態を
保持する。これが１サイクルである。第５図に前記カウ
ンタ８のカウント出力の状態を示している、この１サイ
クルの動作でコンパレータ出力Ｂ＜Ａは第５図の如く発
光時間調整量Ａよりカウント値Ｂが小さく即ちＢ＜Ａの
区間“Ｈ”レベルとなるように動作する。アップ・ダウ
ンカウンタは一定のダウン→アップのカウント動作をす
るだけであるが、前記調整量Ａを１〜ｍまで変化させる
とコンパレータ出力Ｂ＜Ａが変化し、前記調整量Ａに比
例してコンパレータ出力Ｂ＜Ａが変化し、かつカウント
＝０の点を中心にして左右対称のパルスとなることが理
解できる。
次に第６図のタイムチャートを用いて本発明のパルス幅
制御回路第１図の動作説明を行う。今アップ・ダウンカ
ウンタ８のカウント範囲３１〜０，０〜３１とし、発光
時間調整量を０〜３１、調整量出力５１を１、同じく調
整量出力５ｎを３１と仮定して説明する。第６図の１２
はイネーブル信号で“Ｈ”レベルで印字可能となる。プ
リセット信号７でアップ・ダウンカウンタ８はカウント
＝３１にプリセットされ、次にカウントクロック６がく
ると３１から０までカウントダウンして行き、更に０か
ら３１までカウントアップし、カウント３１でカウント
ストップとなり、次のプリセット信号がくるまでストッ
プ状態となる。比較回路１０１のコンパレータ出力Ｂ＜
Ａはダウンカウントでカウント＝０からアップカウント
でカウント２０の２クロック周期の時間“Ｈ”レベルと
なり、比較回路出力１１１は第６図の如くコンパレータ
出力Ｂ＜Ａより１クロック遅れた波形となる。もう一方
の比較回路１０ｎのコンパレータ出力Ｂ＜Ａは、ダウン
カウント＝３０からアップカウンタでカウント＝３０ま
での６２クロック周期の時間“Ｈ”レベルとなり、この
比較回路出力１１ｎはコンパレータ出力より１クロック
遅れた波形となる。
制御回路第１図の動作説明を行う。今アップ・ダウンカ
ウンタ８のカウント範囲３１〜０，０〜３１とし、発光
時間調整量を０〜３１、調整量出力５１を１、同じく調
整量出力５ｎを３１と仮定して説明する。第６図の１２
はイネーブル信号で“Ｈ”レベルで印字可能となる。プ
リセット信号７でアップ・ダウンカウンタ８はカウント
＝３１にプリセットされ、次にカウントクロック６がく
ると３１から０までカウントダウンして行き、更に０か
ら３１までカウントアップし、カウント３１でカウント
ストップとなり、次のプリセット信号がくるまでストッ
プ状態となる。比較回路１０１のコンパレータ出力Ｂ＜
Ａはダウンカウントでカウント＝０からアップカウント
でカウント２０の２クロック周期の時間“Ｈ”レベルと
なり、比較回路出力１１１は第６図の如くコンパレータ
出力Ｂ＜Ａより１クロック遅れた波形となる。もう一方
の比較回路１０ｎのコンパレータ出力Ｂ＜Ａは、ダウン
カウント＝３０からアップカウンタでカウント＝３０ま
での６２クロック周期の時間“Ｈ”レベルとなり、この
比較回路出力１１ｎはコンパレータ出力より１クロック
遅れた波形となる。
このように比較回路出力１１１〜１１ｎは中心点ｊを中
心に左右対称の波形となり、ダウンあるいはアップカウ
ンタにおいてそれぞれ発光時間調整量と値と等しいクロ
ックパルス数となり、波形全体で見ると発光時間調整量
の値の２倍のクロックパルス数の波形を次段のゲート回
路１３１〜１３ｎに出力する。第６図のｉ〜ｋ点までが
１ラインの画素を印字する１サイクルの駆動パルス幅制
御動作となっており、画素データ３１〜３ｎは共に
“Ｈ”であるので１６１と１６ｎの如くこの波形の
“Ｈ”レベル時間LED素子がドライブされ発光する。第
６図のｋ〜ｌ区間では画素データ３１〜３ｎは共に
“Ｌ”であるのでLED素子はドライブされない。
心に左右対称の波形となり、ダウンあるいはアップカウ
ンタにおいてそれぞれ発光時間調整量と値と等しいクロ
ックパルス数となり、波形全体で見ると発光時間調整量
の値の２倍のクロックパルス数の波形を次段のゲート回
路１３１〜１３ｎに出力する。第６図のｉ〜ｋ点までが
１ラインの画素を印字する１サイクルの駆動パルス幅制
御動作となっており、画素データ３１〜３ｎは共に
“Ｈ”であるので１６１と１６ｎの如くこの波形の
“Ｈ”レベル時間LED素子がドライブされ発光する。第
６図のｋ〜ｌ区間では画素データ３１〜３ｎは共に
“Ｌ”であるのでLED素子はドライブされない。
本実施例での駆動パルス幅制御のステップ数は、アップ
・ダウンカウンタ８のカウント範囲と発光時間調整量５
１〜５ｎの設定範囲とで決定され、このカウンタ８と調
整量は通常コード化され、バイナリーコードを使用する
とカウンタ８とメモリ４のビット数が少なくなり有効で
ある。そして駆動パルス幅の分解能はクロックパルス６
のパルス周期により任意に決定できる。更に第１図の比
較回路はコンパレータとこのコンパレータ出力Ｂ＜Ａと
Ｄ−F/F、周期用クロックパルス６、リセット用プリセ
ットパルス７から構成されているが、アップ・ダウンカ
ウンタ８の構成と発光時間調整量の値を変えることによ
り、比較回路の内部回路は他の構成でも実現可能なこと
は云うまでもない。
・ダウンカウンタ８のカウント範囲と発光時間調整量５
１〜５ｎの設定範囲とで決定され、このカウンタ８と調
整量は通常コード化され、バイナリーコードを使用する
とカウンタ８とメモリ４のビット数が少なくなり有効で
ある。そして駆動パルス幅の分解能はクロックパルス６
のパルス周期により任意に決定できる。更に第１図の比
較回路はコンパレータとこのコンパレータ出力Ｂ＜Ａと
Ｄ−F/F、周期用クロックパルス６、リセット用プリセ
ットパルス７から構成されているが、アップ・ダウンカ
ウンタ８の構成と発光時間調整量の値を変えることによ
り、比較回路の内部回路は他の構成でも実現可能なこと
は云うまでもない。
第７図を用いて本発明の第１実施例の効果について説明
する。第７図の２１１はLED素子１７１による印字画
素、２１ｎはLED素子１７ｎによる印字画素の位置を示
している。第７図１とｎの如く中心位置が均一な印字を
行うことができる。
する。第７図の２１１はLED素子１７１による印字画
素、２１ｎはLED素子１７ｎによる印字画素の位置を示
している。第７図１とｎの如く中心位置が均一な印字を
行うことができる。
次に、第８図に本発明による第２の実施例の階調付サー
マルヘッドの駆動回路を示す。第８図のサーマルヘッド
の階調付駆動回路の実施例のうち、本発明の構成部分は
１９の点線内である。２７１〜２７ｎはサーマルヘッド
の発熱体１５１〜１５ｎは前記発熱体のドライブ回路、
２０は印字時間調整量即ち階調データ入力、４は前記階
調データの一時記憶メモリで、その他は第１の実施例と
同じである。ドライブ回路は１５１〜１５ｎのNPNトラ
ンジスタがオンした時に＋Ｖ電源から発熱体に電流が流
れ、発熱体が発熱し印字紙に印字するようになってい
る。階調方法は発熱体の通電時間制御、即ちパルス幅制
御で行う方法がある。
マルヘッドの駆動回路を示す。第８図のサーマルヘッド
の階調付駆動回路の実施例のうち、本発明の構成部分は
１９の点線内である。２７１〜２７ｎはサーマルヘッド
の発熱体１５１〜１５ｎは前記発熱体のドライブ回路、
２０は印字時間調整量即ち階調データ入力、４は前記階
調データの一時記憶メモリで、その他は第１の実施例と
同じである。ドライブ回路は１５１〜１５ｎのNPNトラ
ンジスタがオンした時に＋Ｖ電源から発熱体に電流が流
れ、発熱体が発熱し印字紙に印字するようになってい
る。階調方法は発熱体の通電時間制御、即ちパルス幅制
御で行う方法がある。
第８図に記載のパルス幅制御回路全体の動作説明は第１
図の本発明の第１の実施例とドライブ回路１５１〜１５
ｎとLED素子１７１〜１７ｎが発熱体２７１〜２７ｎに
変りそれに画素データ１と画素データ入力回路２と３１
〜３ｎの出力が削除となっているが、基本動作は同じで
あるので省略する。第１図に記載の第１の実施例は光プ
リンタ駆動回路であり、目的は各LED素子の輝度特性の
バラツキとドライブ回路のバラツキ補正のため、各LED
素子の通電時間を夫々制御しているが、第８図記載の第
２の実施例では、バラツキ補正ではなく印字の階調を行
うための駆動回路例である。
図の本発明の第１の実施例とドライブ回路１５１〜１５
ｎとLED素子１７１〜１７ｎが発熱体２７１〜２７ｎに
変りそれに画素データ１と画素データ入力回路２と３１
〜３ｎの出力が削除となっているが、基本動作は同じで
あるので省略する。第１図に記載の第１の実施例は光プ
リンタ駆動回路であり、目的は各LED素子の輝度特性の
バラツキとドライブ回路のバラツキ補正のため、各LED
素子の通電時間を夫々制御しているが、第８図記載の第
２の実施例では、バラツキ補正ではなく印字の階調を行
うための駆動回路例である。
（発明の効果） 以上述べた如く本発明によれば発光または印字素子の駆
動パルス幅制御用カウンタとアップ・ダウンカウンタを
設け、このアップ・ダウンカウンタからの出力を複数の
比較回路に入力し、このアップ・ダウンカウンタ出力と
複数の発光又は印字素子の夫々発光又は通電時間調整量
とを比較して駆動パルス幅制御を行っているので、複数
の比較回路から出力される駆動パルスは全てある時間点
を中心にして幅制御され、従って全ての印字画素の中心
位置を均一にすることが可能であるので高印字品質が実
現でき、しかも本発明の回路はデジタル回路であるの
で、高集積回路化に適しており、発光素子などのバラツ
キ補正の人手による調整工数をなくする効果のあるの
で、高印字品質の光プリンタ、更に階調付のサーマルプ
リンタや液晶プリンタなどの駆動パルス幅制御回路に応
用できる。
動パルス幅制御用カウンタとアップ・ダウンカウンタを
設け、このアップ・ダウンカウンタからの出力を複数の
比較回路に入力し、このアップ・ダウンカウンタ出力と
複数の発光又は印字素子の夫々発光又は通電時間調整量
とを比較して駆動パルス幅制御を行っているので、複数
の比較回路から出力される駆動パルスは全てある時間点
を中心にして幅制御され、従って全ての印字画素の中心
位置を均一にすることが可能であるので高印字品質が実
現でき、しかも本発明の回路はデジタル回路であるの
で、高集積回路化に適しており、発光素子などのバラツ
キ補正の人手による調整工数をなくする効果のあるの
で、高印字品質の光プリンタ、更に階調付のサーマルプ
リンタや液晶プリンタなどの駆動パルス幅制御回路に応
用できる。
第１図は本発明の第１の実施例のLED素子駆動回路の回
路図、第２図は従来の光プリンタのLED素子駆動回路の
回路図、第３図は第２図のLED素子駆動回路の動作を示
すタイムチャート、第４図は従来のLED素子駆動回路に
おける印字画素の位置を示す図、第５図は第１図の本発
明の実施例のパルス幅制御の原理の説明図、第６図は本
発明の第１の実施例の回路図の動作を示すタイムチャー
ト、第７図は本発明における印字画素の位置を示す図、
第８図は本発明の第２の実施例の階調付サーマルヘッド
の駆動回路例の回路図を示している。 １……画素データ入力、２……画素データ入力回路、３
１〜３ｎ……画素データ入力回路の出力、４……発光時
間調整量または階調データのメモリ、５１〜５ｎ……発
光時間調整量または階調データメモリの出力、６……カ
ウントクロック、７……プリセットパルス、８……アッ
プカウンタまたはアップ・ダウンカウンタ、９……アッ
プまたはアップ・ダウンカウンタの出力、１０１〜１０
ｎ……比較回路、１１１〜１１ｎ……比較回路の出力、
１２……印字イネーブル信号入力、１３１〜１３ｎ……
ゲート回路、１４１〜１４ｎ……ゲート回路の出力、１
５１〜１５ｎ……ドライブ回路、１６１〜１６ｎ……ド
ライブ回路の出力、１７１〜１７ｎ……LEDアレイの発
光素子、１８……第１図のパルス幅制御回路、１９……
本発明の構成部分のパルス幅制御回路、２０……階調デ
ータ入力、２１１と２１ｎ……印字画素位置。
路図、第２図は従来の光プリンタのLED素子駆動回路の
回路図、第３図は第２図のLED素子駆動回路の動作を示
すタイムチャート、第４図は従来のLED素子駆動回路に
おける印字画素の位置を示す図、第５図は第１図の本発
明の実施例のパルス幅制御の原理の説明図、第６図は本
発明の第１の実施例の回路図の動作を示すタイムチャー
ト、第７図は本発明における印字画素の位置を示す図、
第８図は本発明の第２の実施例の階調付サーマルヘッド
の駆動回路例の回路図を示している。 １……画素データ入力、２……画素データ入力回路、３
１〜３ｎ……画素データ入力回路の出力、４……発光時
間調整量または階調データのメモリ、５１〜５ｎ……発
光時間調整量または階調データメモリの出力、６……カ
ウントクロック、７……プリセットパルス、８……アッ
プカウンタまたはアップ・ダウンカウンタ、９……アッ
プまたはアップ・ダウンカウンタの出力、１０１〜１０
ｎ……比較回路、１１１〜１１ｎ……比較回路の出力、
１２……印字イネーブル信号入力、１３１〜１３ｎ……
ゲート回路、１４１〜１４ｎ……ゲート回路の出力、１
５１〜１５ｎ……ドライブ回路、１６１〜１６ｎ……ド
ライブ回路の出力、１７１〜１７ｎ……LEDアレイの発
光素子、１８……第１図のパルス幅制御回路、１９……
本発明の構成部分のパルス幅制御回路、２０……階調デ
ータ入力、２１１と２１ｎ……印字画素位置。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−29376（ＪＰ，Ａ) 特開 昭52−71966（ＪＰ，Ａ) 特開 昭53−100753（ＪＰ，Ａ)
Claims (1)
- 【請求項１】所定のパルス幅のパルス信号を受信した時
に起動する複数の電気素子に対応し、このパルス信号の
パルス幅を調整するパルス幅調整値を有する複数のパル
ス幅調整手段と、 クロック信号をカウントし、そのカウント値を出力する
アップダウンカウンタと、 前記アップダウンカウンタの出力と、前記複数のパルス
幅調整手段の夫々のパルス幅調整値とを比較する複数の
比較回路とから構成され、 前記アップダウンカウンタは、前記複数の比較回路の夫
々に、共通に前記カウント値を出力し、 前記比較回路の全ての出力が、前記パルス幅調整値に対
応し、かつ、前記アップダウンカウンタの出力に基づく
所定の時刻を中心点としたパルス信号を出力し、 前記パルス信号により、前記複数の電気素子の夫々の起
動時間の制御を行うことを特徴としたパルス幅制御回
路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26449784A JPH0614610B2 (ja) | 1984-12-17 | 1984-12-17 | パルス幅制御回路 |
| US06/809,415 US4700367A (en) | 1984-12-17 | 1985-12-16 | Pulse width control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26449784A JPH0614610B2 (ja) | 1984-12-17 | 1984-12-17 | パルス幅制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61142816A JPS61142816A (ja) | 1986-06-30 |
| JPH0614610B2 true JPH0614610B2 (ja) | 1994-02-23 |
Family
ID=17404058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26449784A Expired - Lifetime JPH0614610B2 (ja) | 1984-12-17 | 1984-12-17 | パルス幅制御回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4700367A (ja) |
| JP (1) | JPH0614610B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101024418B1 (ko) * | 2002-09-19 | 2011-03-23 | 콘티넨탈 오토모티브 게엠베하 | 평균화를 위한 회로 장치 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4720618A (en) * | 1986-08-07 | 1988-01-19 | Videojet Systems International, Inc. | Method and apparatus for equalizing power output in a laser marking system |
| JPS63214618A (ja) * | 1987-03-03 | 1988-09-07 | Yamaha Corp | デジタル・フェイズ・ロックド・ル−プ |
| JPH077904B2 (ja) * | 1987-09-14 | 1995-01-30 | 三菱電機株式会社 | パルス発生回路 |
| JP2561750B2 (ja) * | 1990-10-30 | 1996-12-11 | 三菱電機株式会社 | パルス発生回路 |
| JP3053658B2 (ja) * | 1991-03-04 | 2000-06-19 | 沖電気工業株式会社 | 電圧／パルス幅変調回路 |
| US6876372B2 (en) * | 2002-02-20 | 2005-04-05 | Kyocera Corporation | Image forming apparatus |
| US7127631B2 (en) | 2002-03-28 | 2006-10-24 | Advanced Analogic Technologies, Inc. | Single wire serial interface utilizing count of encoded clock pulses with reset |
| JP4846571B2 (ja) * | 2003-04-24 | 2011-12-28 | ディスプレイテック，インコーポレイテッド | 微小表示装置システム及び画像を表示する方法 |
| EP1724923B1 (en) * | 2005-05-20 | 2008-02-06 | Agilent Technologies, Inc. | Signal generation |
| EP2109859A4 (en) * | 2007-01-04 | 2010-03-31 | Displaytech Inc | DIGITAL DISPLAY |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3676650A (en) * | 1970-10-05 | 1972-07-11 | Bendix Corp | Numerical control system using position number generator |
| US3663938A (en) * | 1971-05-03 | 1972-05-16 | Nasa | Synchronous orbit battery cycler |
| DE2357061C2 (de) * | 1973-11-15 | 1985-02-14 | Robert Bosch Gmbh, 7000 Stuttgart | Einrichtung zur Abgabe von gleichmäßigen Impulsen bei bestimmten Winkelstellungen einer drehbaren Welle und zur Bildung von wenigstens einem Bezugssignal |
| US4015493A (en) * | 1976-03-15 | 1977-04-05 | Molins Machine Company, Inc. | Dynamic production counter for a corrugator |
| JPS5829376A (ja) * | 1981-08-17 | 1983-02-21 | Fuji Electric Co Ltd | パルス幅制限回路を備えた位相制御回路 |
-
1984
- 1984-12-17 JP JP26449784A patent/JPH0614610B2/ja not_active Expired - Lifetime
-
1985
- 1985-12-16 US US06/809,415 patent/US4700367A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101024418B1 (ko) * | 2002-09-19 | 2011-03-23 | 콘티넨탈 오토모티브 게엠베하 | 평균화를 위한 회로 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61142816A (ja) | 1986-06-30 |
| US4700367A (en) | 1987-10-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |