JPH04167164A - プロセッサ間結合装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、プロセッサ間を結合する装置に関し、より詳
細には、互いに他のプロセッサのメモリ等の資源をアク
セスし得るようにプロセッサどうしを結合するプロセッ
サ間結合装置に関する。

〔従来の技術〕

従来より、複数のプロセッサを互いに結合し、各々のプ
ロセッサに分散処理や並列処理を行わせるようにしたマ
ルチプロセッサ構成のシステムが各種の分野で採用され
ている。そして、この種のシステムにおけるプロセッサ
間の結合方式としては、従来、第４図に示すような方式
と第５図に示すような方式とが一般に採用されている。

第４図の方式は、プロセッサ３０とプロセッサ３１とを
共有メモリ３２を介して結合するものであり、各プロセ
ッサ３０．３１の処理を行うための入力データ、演算結
果等の出力データ、制御のためのフラグデータ等を共有
メモリ３２に記憶し、それらのデータを各々のプロセッ
サ３０．３１が共有メモリ３２から直接に読み出すこと
によって共有できるようにしている。なお、各々のプロ
セッサ３０．３１は、書き込み要求信号３３．読み出し
要求信号３４．アドレス信号３５．データ信号３６によ
って、共有メモリ３２も各々のプロセッサ専用のメモリ
（図示せず）と同じ方式で、他プロセツサを意識せずに
使用できる。

また、第５図の方式は、プロセッサ４０とプロセッサ４
１とを通信回線４４で接続し、各々のプロセッサ内に設
けた通信制御プログラム４２．４３の下で通信回線４４
を介してお互いにデータを交換し合い、分散処理や並列
処理が行えるようにしたものである。この場合、各々の
プロセッサ４０．４１は、通信制御プログラム４２．４
３により通信インターフェースのデータ幅に合わせて複
数個のデータの送受信を行うもので、通信インターフェ
ース上のデータは送受信のためのプロセッサアドレス、
データアドレス、データワード数。

データ等を組み合わせたデータブロック形式となる。９ 〔発明が解決しようとする課題〕 従来は上述した方式によりプロセッサどうしを結合して
いたが、それぞれ次のような問題点があった。

第４図に示す共有メモリを使用する方式は、各々のプロ
セッサが一つのメモリ回路と密に接続されるため、両プ
ロセッサは物理的に近接している必要があり、分散処理
システムを構築する上で大きな制約となる。また、電気
的にもメモリ回路のインターフェースに各々のプロセッ
サを合わせる必要があるため、バス形式等の形式の異な
るプロセッサ間を結合するのが困難である。例えば、マ
ルチパス−■規格に適合するプロセッサボードとＶＭＥ
ｂｕｓ規格に適合するプロセッサボード間を結合するの
は困難である。

また、第５図に示す通信インターフェースを使用する方
式は、異なる形式のプロセッサ間であっても通信インタ
ーフェースのみ整合していれば結合するのは特に困難で
はなく、また遠くに離れたプロセッサ間どうしを結合す
ることもできるが、各々のプロセッサで通信制御プログ
ラムが介在するため、どうしてもデータ交換に長時間を
要する。

本発明はこのような事情に鑑みてなされたもので、その
目的は、遠くに離れたバス形式等の異なるプロセッサど
うしであっても、互いに他のプロセッサのメモリ等の資
源を高速にアクセスし得るようにプロセッサ間を結合す
ることができるプロセッサ間結合装置を提供することに
ある。

〔課題を解決するための手段〕

本発明のプロセッサ間結合装置は、上記の目的を達成す
るために、 プロセッサバスと送受信伝送ラインとの間に接続される
と共に、 情報を種別毎に保持する第１のＦＩＦＯ群と、この第１
のＦＩＦＯ群に保持された情報を前記送受信伝送ライン
に送出する送信回路と、前記送受信伝送ラインを経由し
て送られてくる情報を受信する受信回路と、 この受信回路で受信された情報を種別毎に保持する第２
のＦＩＦＯ群と、 前記プロセッサバスに接続された第１のプロセッサが特
定のアドレス空間に対しアクセスするために前記プロセ
ッサバスに出力した情報を前記第１のＦＩＦＯ群に保持
させた後に前記送信回路により前記送受信伝送ラインに
送信させる第１の制御手段と、 前記第２のＦＩＦＯ群に保持された情報が資源のアクセ
スにかかる情報である場合にそれに基づいて前記プロセ
ッサバスを介して前記第１のプロセッサの資源に対する
アクセスを行い、読み出し動作時には得られた結果デー
タを前記第１のＦＴＦＯ群に格納した後前記送信回路に
より前記送受信伝送ラインに送出させ、前記第２のＦＩ
ＦＯ群に保持された情報が読み出し結果データである場
合にその結果データを前記プロセッサバスに出力する第
２の制御手段と、 前記第１のプロセッサが特定のアドレス空間に対しアク
セスするために前記プロセッサバスに出力した情報のう
ちのアドレスを前記送受信伝送ラインおよび他のプロセ
ッサ間結合装置を介して接続された第２のプロセッサの
所定のアドレスに変換するか、または前記受信回路で受
信された情報のうちの前記第２のプロセッサの出力にか
かるアドレスを前記第１のプロセッサの所定のアドレス
に変換するマツピング回路とを含んでいる。

〔作用〕

本発明のプロセッサ間結合装置の作用をその理解を容易
にするために、２台のプロセッサが２個のプロセッサ間
結合装置および送受信伝送ラインを介して結合されてい
る例を挙げて説明する。

第１のプロセッサが第２のプロセッサ側資源の写像空間
となる特定のアドレス空間に対しアクセスするためにプ
ロセッサバスにアドレス、書き込み或いは読み出し等の
動作を示す制御フラグ、書き込み時には書き込むデータ
等を出力すると、第１のプロセッサのプロセッサバスに
接続された第１のプロセッサ間結合装置の第１の制御手
段が、前記プロセッサバスに出力された情報を、アドレ
スについてはマツピング回路により所定のアドレス即ち
写像光の第２のプロセッサのアドレスに変換した後、他
の種別の情報はそのまま、第１のＦＩＦＯ群に保持させ
た後に送信回路により前記送受信伝送ラインに送出させ
る。

前記送受信伝送ラインに送出された上記の情報はそれに
接続された第２のプロセッサ間結合装置における受信回
路で受信され、同装置の第２のＦＩＦＯ群に情報の種別
毎に保持され、同装置の第２の制御手段が、この第２の
ＦＩＦＯ群に保持された情報に基づいて同装置に接続さ
れたプロセッサバスを介して第２のプロセッサの資源に
対するアクセスを行う。即ち、書き込み時にはプロセッ
サバスを介して第２のプロセッサの資源に対する書き込
みを行うものであり、これによって第１のプロセッサに
よる第２のプロセッサの資源に対する書き込みが行われ
たことになる。また、読み出し動作時には、上記第２の
制御手段が、アクセスの結果得られた結果データを同装
置の第１のＦＩＦＯ群に格納した後、同装置の送信回路
により送受信伝送ラインに送出させる。

前記送受信伝送ラインに送出された上記の結果データは
第１のプロセッサ間結合装置における受信回路で受信さ
れ、同装置の第２のＦＩＦＯ群に保持され、同装置の第
２の制御手段が、この第２のＦＩＦＯ群に保持された結
果データをプロセッサバス上に出力する。これによって
、第１のプロセッサによる第２のプロセッサ側資源に対
する読み出しが行われたことになる。

以上の構成では、第１のプロセッサのアクセスにかかる
アドレスを第１のプロセッサに設けたマツピング回路で
第２のプロセッサの所定のアドレスに変換したが、第１
のプロセッサのアクセスにかかるアドレスをそのまま第
２のプロセッサ間結合装置に送信し、この第２のプロセ
ッサ間結合装置のマツピング回路で第２のプロセッサの
所定のアドレスに変換しても良いものである。

〔実施例〕

次に、本発明の実施例について図面を参照して詳細に説
明する。

第１図は本発明のプロセッサ間結合装置の一実施例のブ
ロック図、第２図は第１図に示されるプロセッサ間結合
装置を２個使用して２台のプロセッサを結合したマルチ
プロセッサシステムの一例を示すブロック図である。

第２図に示すように、本実施例のプロセッサ間結合装置
２０．２１は、プロセッサ対応に設けられ、対応するプ
ロセッサ２２．２３とはプロセッサバス２４，２５を介
して接続され、各々どうしは送受信伝送ライン２６で接
続される。そして、第１図を参照すると、プロセッサ間
結合装置１（２０，２１）は、プロセッサバス側との接
続端子Ｔ１〜Ｔ６と送受信伝送ライン２６側との接続端
子Ｔｌｌ、Ｔ１２とを備えると共に、内部的には、ウィ
ンドウ制御回路１．マツピング回路２．アドレスＦＩＦ
Ｏ（先入れ先出し形式レジスタ）３゜データＦＩＦＯ４
，制御フラグＦＩＦＯ５，送信回路６．受信回路７．ア
ドレスＰＩＦＯ８，データＦＩＦＯ９，制御フラグＦＩ
ＦＯＩＯ，プロセッサタイミング制御回路１１を含んで
いる。

次に、上述のように構成された本実施例のプロセッサ間
結合装置のより詳しい構成と動作とを説明する。

今、第２図のプロセッサ２２が第３図に示すプロセッサ
２３のアドレス空間２１−■のうちのアドレス空間２１
−２に割り当てられたプロセッサ２３のメモリ資源等を
アクセスしたい場合、プロセッサ２２は自プロセッサの
アドレス空間２〇−１における特定アドレス空間２０−
３をアクセスするように決められており、プロセッサ２
２に接続されたプロセッサ間結合装置ｆ２０におけるマ
ツピング回路２は、特定アドレス空間２０−３とアドレ
ス空間２１−２との写像を行うように設定される。反対
に、プロセッサ２３がプロセッサ２２のアドレス空間２
０−１のうちのアドレス空間２０−２に割り当てられた
プロセッサ２２のメモリ資源等をアクセスしたい場合、
プロセッサ２３は自プロセッサのアドレス空間２１−１
における特定アドレス空間２１−３をアクセスするよう
に決められており、プロセッサ２３に接続されたプロセ
ッサ間結合袋Ｍ２１におけるマツピング回路２は、特定
アドレス空間２１−３とアドレス空間２０−２との写像
を行うように設定される。なお、特定アドレス空間２０
−３はプロセッサ２２が保有している資源が占有してい
る以外のアドレス空間に割り当てられ、同様にして特定
アドレス空間２１−３はプロセッサ２３が保有している
資源が占有している以外のアドレス空間に割り当てられ
る。

さて、第２図のマルチプロセッサシステムにおけるプロ
セッサ２２．２３間相互のアクセス形態としては、 （１）　　プロセッサ２２によるプロセッサ２３の資源
のアクセス （２）プロセッサ２３によるプロセッサ２２の資源のア
クセス とが考えられ、その各々について、 ■　データの書き込み ■　データの読み出し とが考えられるが、（１）の■、■と、（２）の■、■
とは同じ動作となるので、（１）の■、■を例として挙
げ、以下その動作を説明する。

（１１の■；プロセッサ２２によるプロセッサ２３の資
源に対するデータの書き込みにかかるアクセス第２図の
プロセッサ２２は、プロセッサ２３の資源に対しデータ
の書き込みを行う場合、プロセッサ２３側資源の写像空
間である第３図の特定アドレス空間２０−３内の該当す
るアドレスに対してプロセッサバス２４を介してアクセ
スを行うため、アドレスＳｌ、データＳ２．書き込みを
示す制御フラグ３３．これらの動作タイミングを示すタ
イミング信号Ｓ４をプロセッサバス２４に出力する。

プロセッサ間結合袋Ｆ！１２０は、それらの信号を端子
Ｔｌ〜Ｔ４によりプロセッサバス２４から受信し、アド
レスＳｌとタイミング信号Ｓ４をウィンドウ制御回路ｌ
へ、データＳ２をデータＦＩＦ０４へ、制御フラグＳ３
を制御フラグＦＩＦＯ５へ送る。

ウィンドウ制御回路１は、タイミング信号Ｓ４を受ける
と、アドレスＳ１が特定アドレス空間２０−３に含まれ
るアドレスを示す値であるか否かを判定し、それに含ま
れないアドレス値であればそれ以上何もしない。他方、
特定アドレス空間２０−３に含まれるアドレス値であっ
たときは、そのアドレスＳｌをマツピング回路２に送り
、マツピング回路２はこのアドレスＳ１を予め設定され
た変換規則に従って第３図のアドレス空間２１−２内の
所定の領域を示すアドレスＳｌ’　に変換し、アドレス
Ｆ　ＩＦＯ３に送る。この変換後のアドレス３１’およ
び端子Ｔ３．Ｔ４から入力されたデータ３２．制御フラ
グＳ３は、ウィンドウ制御回路ｌにおける前記領域内判
定の結果とタイミング信号Ｓ４とにより同回路１で生成
されるＦＩＦＯ書き込み信号ａによって、それぞれアド
レスＦＩＦＯ３，データＦＩＦＯ４，制御フラグＦＩＦ
Ｏ５に保持される。

送信回路６はＦＩＦＯ書き込み信号ａにより動作を開始
し、ＰＩＦ０３〜５に保持されたデータを、制御フラグ
Ｓ３．アドレスＳｌ’、データＳ２の順で取り出して端
子Ｔｌｌから第２図の送受信伝送ライン２６を経由して
プロセッサ間結合装置２１に送信する。そして、送信回
路６はプロセッサタイミング制御回路１１に書き込み動
作の終了通知すをあげ、プロセッサタイミング制御回路
１１はこれに応じて書き込み動作の終了通知Ｃを端子Ｔ
６．プロセッサバス２４を介してプロセッサ２２に報告
する。

送受信伝送ライン２６を経由して送信された上記の情報
はプロセッサ間結合袋Ｗ！２１の端子Ｔ１２を介してそ
の受信回路７で受信され、受信回路７は制御フラグＳ３
を制御フラグＦＩＦＯＩＯに、アドレスＳｌ’　をアド
レスＰＩＦＯ８に、データＳ２をデータＦＩＦＯ９にそ
れぞれ格納し、書き込み通知信号ｄをプロセッサタイミ
ング制御回路１１に送る。

プロセッサタイミング制御回路１１は、ＦＩＦ０８〜１
０にデータが書き込まれたことを書き込み通知信号ｄで
認識すると、制御フラグＦＩＦＯ１０から制御フラグＳ
３を読み込み、今の場合データの書き込みなので、ＦＩ
ＦＯ読み出し信号ｅをＰＩＦ０８〜ｌＯに送出すること
により、アドレスＦＩＦＯ８，データＦＩＦＯ９，制御
フラグＰＩＦＯＩＯに保持されたアドレス８１′、デー
タＳ２．制御フラグＳ３を所定のタイミングで端子Ｔ１
．Ｔ３．Ｔ４を介して第２図のプロセッサバス２５に出
力し、プロセッサ２３の第３図のアドレス空間２１−２
におけるアドレスＳｌ’の資源に対しデータＳ２の書き
込みを行う。なお、この書き込みに際しては（後述する
読み出しも同じであるが）、プロセッサタイミング制御
回路１１は、端子Ｔ５を通じてプロセッサ２３とアクセ
ス先資源の使用権の調停を行い、使用権を獲得後に上述
した書き込み動作を行うものである。

（１１の■；プロセッサ２２によるプロセッサ２３の資
源に対するデータの読み出しにかかるアクセス第２図の
プロセッサ２２は、プロセッサ２３の資源に対しデータ
の読み出しを行う場合、プロセッサ２３側資源の写像空
間である第３図の特定アドレス空間２０−３内の該当す
るアドレスに対してプロセッサバス２４を介してアクセ
スを行うため、アドレスＳｌ、読み出しを示す制御フラ
グＳ３、これらの動作タイミングを示すタイミング信号
Ｓ４をプロセッサバス２４に出力する。

プロセッサ間結合袋Ｕ２０は、それらの信号を端子ＴＩ
、Ｔ２．Ｔ４によりプロセッサバス２４から受信し、ア
ドレスＳｔとタイミング信号Ｓ４をウィンドウ制御回路
ｌへ、制御フラグＳ３を制御フラグＰＩＦＯ５へ送る。

ウィンドウ制御回路１は、タイミング信号Ｓ４を受ける
と、アドレスＳｌが特定アドレス空間２０−３に含まれ
るアドレスを示す値であるか否かを判定し、それに含ま
れないアドレス値であればそれ以上何もしない。他方、
特定アドレス空間２０−３に含まれるアドレス値であっ
たときは、そのアドレスＳ１をマツピング回路２に送り
、マツピング回路２はこのアドレスＳ１を予め設定され
た変換規則に従って第３図のアドレス空間２１−２内の
所定の領域を示すアドレスＳｌ’に変換し、アドレスＦ
ＩＦＯ３に送る。この変換後のアドレス８１′および端
子Ｔ４から入力された制御フラグＳ３は、ウィンドウ制
御回路ｌにおける前記領域内判定の結果とタイミング信
号Ｓ４とにより同回路ｌで生成されるＦＩＦＯ書き込み
信号ａによって、それぞれアドレスＦＩＦＯ３，制御フ
ラグＦＴＰＯ５に保持される。

送信回路６はＦＩＦＯ書き込み信号ａにより動作を開始
し、ＦＩＦＯ３，５に保持された情報を、制御フラグＳ
３．アドレスＳｌ’の順で取り出して端子Ｔｌｌから第
２図の送受信伝送ライン２６を経由してプロセッサ間結
合袋！ｉ２１に送信する。

送受信伝送ライン２６を経由して送信された上記の情報
はプロセッサ間結合袋ｊｉ２１の端子Ｔ１２を介してそ
の受信回路７で受信され、受信回路７は制御フラグＳ３
を制御フラグＦＩＦＯＩＯに、アドレスＳｌ”をアドレ
スＰＩＦＯ８にそれぞれ格納し、書き込み通知信号ｄを
プロセッサタイミング制御回路１１に送る。

プロセッサタイミング制御回路１１は、ＦＩＦ０８．１
０に情報が書き込まれたことを書き込み通知信号ｄで認
識すると、制御フラグＦ　Ｉ　ＦＯ１０から制御フラグ
Ｓ３を読み込み、今の場合データの読み出しなので、Ｆ
ＩＦＯ読み出し信号ｅをＰＩＦＯ８，１０に送出するこ
とにより、アドレスＰＩＦＯ８，制御フラグＦＩＦＯ１
，０に保持されたアドレスＳｌ′、制御フラグＳ３を所
定のタイミングで端子Ｔ１．Ｔ４を介して第２図のプロ
セッサバス２５に出力し、プロセッサ２３の第３図のア
ドレス空間２１−２におけるアドレスＳ１“の資源に対
しデータの読み出しを行う。なお、この読み出し時にも
、プロセッサタイミング制御回路１１により端子Ｔ５を
通じてプロセッサ２３とアクセス先資源の使用権の調停
が行われ、使用権獲得後に上述した読み出し動作が行わ
れる。

次に、上述した読み出し動作によってプロセッサバス２
５上に読み出されたデータＳ５はプロセッサ間結合袋ｆ
ｆ１２１の端子Ｔ３を介してデータＦＩＦＯ４に加えら
れ、プロセッサタイミング制御回路１１はＦＩＦＯ書き
込み信号ｆをデータＦＩＦＯ４に送出することにより、
そのデータをデータＦＩＦＯ４に格納する。このとき、
同時にプロセッサタイミング制御回路１１はデータＦＩ
ＦＯ４に令書き込んだデータが読み出しの結果のデータ
である旨を示す制御フラグＳ６をＦＩＦＯ書き込み信号
ｒにより制御フラグＰＩＦＯ５に格納する。

送信回路６はＦＩＦＯ書き込み信号ｆにより動作を開始
し、制御フラグＰＩＦＯ５に保持された制御フラグＳ６
．データＦＩＦＯ４に保持された結果データＳ５を順に
取り出して端子Ｔｌｌから第２図の送受信伝送ライン２
６を経由してプロセッサ間結合袋！２０に送信する。

送受信伝送ライン２６を経由して送信された上記の情報
はプロセッサ間結合袋ｆ１２ｏの端子Ｔ１２を介してそ
の受信回路７で受信され、受信回路７は制御フラグＳ６
を制御フラグＦＩＦＯＩＯに、結果データＳ５をデータ
ＦＩＦＯ９にそれぞれ格納し、書き込み通知信号ｄをプ
ロセッサタイミング制御回路１１に送る。

プロセッサタイミング制御回路１１は、ＦＩＦ０９．１
０に情報が書き込まれたことを書き込み通知信号ｄで認
識すると、制御フラグＰＩＦＯＩＯから制御フラグＳ６
を読み込み、今の場合、結果データの返却なので、ＦＩ
ＦＯ読み出し信号ｅをＦＩＦＯ９に送出することにより
、データＦＩＦＯ９に保持された結果データＳ５を端子
Ｔ３を介して第２図のプロセッサバス２４に出力し、同
時に端子Ｔ６を介して読み出し動作の終了通知ｇをプロ
セッサ２２に送出する。プロセッサ２２はこの読み出し
動作の終了通知ｇを認識したタイミングでプロセッサバ
ス２４上から結果データＳ５を自プロセッサ内に取り込
む。

以上本発明の一実施例ついて説明したが、本発明は以上
の実施例にのみ限定されず、その他各種の付加変更が可
能である。例えば、マツピング回路２をアドレスＰＩＦ
Ｏ８の入力側あるいは出力側に移し、相手プロセッサか
ら送られてきたアドレスを自プロセッサの所定のアドレ
スに変換するようにしても良い。また、マツピング回路
２を自プロセッサからアクセス可能に構成し、その変換
規則の設定、変更を自プロセッサから自由に行えるよう
にしても良い。

〔発明の効果〕

以上説明したように、本発明のプロセッサ間結合装〜に
よれば、次のような効果を得ることができる。

（１１送信および受信回路を結ぶ送受信伝送ラインは充
分に長くできるため、従来の共有メモリ方式に比ベプロ
セッサ間を物理的に充分な距離をおいて分離９分散して
配置できる。

（２）電気的に送受信信号の規定さえ等しければ物理的
にはどのようなタイプのプロセッサにも合わせて本プロ
セッサ間結合装置を設計できるため、バス形式等が異な
るプロセッサ間を容易に結合することができる。

（３）通信制御プログラムを介さずに動作するため、高
速動作が可能となる。

（４）　　他のプロセッサの資源をあたかも自プロセッ
サの資源であるかのように書き込み、読み出し動作が行
える。従って、共有メモリのような特殊なハードウェア
を必要とせずに共有データを有する分散処理および並列
処理が可能となり、またメモリだけではなく、あらゆる
資源を共有でき、Ｔｌ０等を限定したプロセッサしか使
用できないという制限をなくし、タスクおよび処理負荷
の平均化による分散処理および並列処理の高能率化が容
易に行える。

６）自プロセッサの資源に対する動作と他プロセツサの
資源に対する動作は、基本的には意識する必要はなく、
見かけ上目プロセッサの資源として動作できるため、そ
れらをプログラム土間−の概念で取り扱うことができる
。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は第１
図に示されるプロセッサ間結合装置を２個使用して２台
のプロセッサを結合したマルチプロセッサシステムの一
例を示すブロック図、第３図はプロセッサのアドレス空
間と写像関係の一例の説明図ならびに、 第４図および第５図は従来例の説明図である。 図において、 １・・・ウィンドウ制御回路 ２・・・マツピング回路 ３．８・・・アドレスＦＩＦＯ ４，９・・・データＦＩＦＯ ５，１０・・・制御フラグＦＩＦＯ ６・・・送信回路 ７・・・受信回路 １１・・・プロセッサタイミング制御回路Ｔ１〜Ｔ６．
Ｔｌ　１．Ｔｌ２・・・端子２０．２１・・・プロセッ
サ間結合装置２２．２３・・・プロセッサ ２４．２５・・・プロセッサバス ２６・・・送受信伝送ライン

Claims (1)

1. 【特許請求の範囲】 プロセッサバスと送受信伝送ラインとの間に接続される
   と共に、 情報を種別毎に保持する第１のＦＩＦＯ群と、該第１の
   ＦＩＦＯ群に保持された情報を前記送受信伝送ラインに
   送出する送信回路と、 前記送受信伝送ラインを経由して送られてくる情報を受
   信する受信回路と、 該受信回路で受信された情報を種別毎に保持する第２の
   ＦＩＦＯ群と、 前記プロセッサバスに接続された第１のプロセッサが特
   定のアドレス空間に対しアクセスするために前記プロセ
   ッサバスに出力した情報を前記第１のＦＩＦＯ群に保持
   させた後に前記送信回路により前記送受信伝送ラインに
   送信させる第１の制御手段と、 前記第２のＦＩＦＯ群に保持された情報が資源のアクセ
   スにかかる情報である場合にそれに基づいて前記プロセ
   ッサバスを介して前記第１のプロセッサの資源に対する
   アクセスを行い、読み出し動作時には得られた結果デー
   タを前記第１のＦＩＦＯ群に格納した後前記送信回路に
   より前記送受信伝送ラインに送出させ、前記第２のＦＩ
   ＦＯ群に保持された情報が読み出し結果データである場
   合にその結果データを前記プロセッサバスに出力する第
   ２の制御手段と、 前記第１のプロセッサが特定のアドレス空間に対しアク
   セスするために前記プロセッサバスに出力した情報のう
   ちのアドレスを前記送受信伝送ラインおよび他のプロセ
   ッサ間結合装置を介して接続された第２のプロセッサの
   所定のアドレスに変換するか、または前記受信回路で受
   信された情報のうちの前記第２のプロセッサの出力にか
   かるアドレスを前記第１のプロセッサの所定のアドレス
   に変換するマツピング回路とを具備したことを特徴とす
   るプロセッサ間結合装置。