JPH0573509A - プロセツサ間通信方式 - Google Patents

Abstract

(57)【要約】 【目的】 複数個のスレーブプロセッサにデータを送信
するときに、同時に送信することの出来るプロセッサ間
通信方式を得る。 【構成】 マスタプロセッサ１０より複数個のスレーブ
プロセッサ２０にデータを送信する際に、複数個のスレ
ーブプロセッサ２０のそれぞれの２−ＰＯＲＴメモリ２
３に、送信用のデータを書き込み、マスタプロセッサ１
０よりの割り込みを複数個のスレーブプロセッサ２０に
同時に発生させ、それぞれの、複数個のスレーブプロセ
ッサ２０がマスタプロセッサ１０よりの割り込みを受信
し、２−ＰＯＲＴメモリ２３より、送信されたデータを
読み込むことにより、同時にマスタプロセッサよりのデ
ータを受信する構成とした。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、マルチプロセッサシ
ステムにおけるプロセッサ間通信方式に関するものであ
る。

【０００２】

【従来の技術】図４は、例えば特開昭６０−２３７５６
６号公報に示された従来のプロセッサ間通信方式を示す
構成図である。図において、１０はプロセッサＡ、２０
はプロセッサＢ、４０は共有メモリ、３００、３０１は
割り込み信号（あるいは割り込み信号線）である。

【０００３】次に動作について説明する。図４に示すよ
うに、プロセッサＡ１０またはプロセッサＢ２０のいず
れからもアクセスできる共有メモリエリア４０を置くこ
とによりデータ授受を行うものである。この共有メモリ
エリア４０は、プロセッサＡ１０またはプロセッサＢ２
０から自分のメモリと同様に使用でき、所定のエリア
を、プロセッサＡ１０用またはプロセッサＢ２０用と分
けてアドレスを決めて割り付けておき、送信側プロセッ
サＡ１０が相手のプロセッサＢ２０に送りたい指示ある
いは状態等のデータをその自分に割り付けられたメモリ
に書き込む。これは通常のメモリアクセスとまったく同
様に行われる。送信側プロセッサはデータを書き込み
後、受信側プロセッサにＩ／Ｏ命令等を送出する。受信
側プロセッサは、送信側プロセッサの命令を受信側プロ
セッサの割り込み原因とするように設定しておく。また
受信側プロセッサは、送信側プロセッサが、すぐ次の処
理に移行できるように、つまりＩ／Ｏ命令等を終了させ
るべく、応答信号を即時返送する。受信側プロセッサ
は、その後自分の好きな時間に送信側からおくられてき
た指示等のデータを読みとり処理すれば良い。このと
き、送信側プロセッサはプロセッサＡ１０またはプロセ
ッサＢ２０のどちらであってもかまわないし、同じ方法
で通信可能である。また、前述したような方法でデータ
を転送したとき、両プロセッサの処理のスピードがあわ
ないとき（たとえば片方の送信側プロセッサが相手の受
信側プロセッサにおくりたいデータがたくさんあるのに
受信側プロセッサは別の処理に忙しくてデータを受け付
ける時間がない様なとき）があると、データの授受確認
をしなければならない。この場合には、受信側プロセッ
サが受信側を完了すると、そのエリアをクリア（または
ある応答パターンをかきこむ）することによって送信側
プロセッサに未だデータを処理し終わってないことを通
知する。従って、送信側プロセッサは、通信エリアが空
きになっていなければ、たとえ送信データを抱えていて
も待っているような処理を行う。こうすることによっ
て、送信側プロセッサ間の処理スピードの違いによるデ
ータの紛失は避けられる。図５は上記動作を説明するフ
ローチャートである。同図において、送信エリアと受信
エリアは共通メモリ上で同一のアドレスエリアであり、
データの流れている方向により送信エリア、受信エリア
と名付けられている。また、送信側プロセッサと受信側
プロセッサが入れ替わっても、良いように各プロセッサ
毎に送信エリア（相手側の受信エリア）を分けてあれ
ば、データの混信はない。

【０００４】

【発明が解決しようとする課題】従来のプロセッサ間通
信方式は、以上のように構成されているので、複数個の
スレーブプロセッサにデータを送信するときは、プロセ
ッサ毎にデータを順次送信しなければならず、例えば複
数個のスレーブプロセッサの時刻を合わせる処理の様に
同時にデータを送信する処理においては、プロセッサ毎
にデータを順次送信するために複数個のスレーブプロセ
ッサ間で設定された時間に、送信時間分のずれが生じる
などの問題点があった。

【０００５】この発明は上記のような問題点を解消する
ためになされたもので、マスタプロセッサから複数個の
スレーブプロセッサにデータを送信するときに、同時に
送信することの出来るプロセッサ間通信方式を得ること
を目的としている。

【０００６】

【課題を解決するための手段】第１の発明に係わるプロ
セッサ間通信方式は、マスタプロセッサとスレーブプロ
セッサよりアクセスできるメモリと、マスタプロセッサ
上にスレーブプロセッサに割り込みを発生させる割込発
生部と、この割り込みを複数のスレーブプロセッサに伝
える信号線と、複数個のスレーブプロセッサのそれぞれ
にマスタプロセッサよりの割り込みを受信する割込コン
トローラとを設けたものである。

【０００７】第２の発明に係るプロセッサ間通信方式
は、マスタプロセッサがデータをメモリに設定する設定
工程と、マスタプロセッサが複数のスレーブプロセッサ
に同時に割り込みを発生させる割り込み通知工程と、各
スレーブプロセッサがそれぞれ割り込みを感知してメモ
リのデータをアクセスするアクセス工程を有したもので
ある。

【０００８】

【作用】第１及び第２の発明に係わるプロセッサ間通信
方式は、マスタプロセッサより複数個のスレーブプロセ
ッサにデータを送信する際に、メモリに、送信用のデー
タを書き込み、マスタプロセッサよりの割り込みを複数
個のスレーブプロセッサに同時に発生させ、それぞれ
の、複数個のスレーブプロセッサがマスタプロセッサよ
りの割り込みを受信し、送信されたデータをメモリから
読み込むことにより、同時にマスタプロセッサよりのデ
ータを受信する。

【０００９】

【実施例】

実施例１．以下、この発明の一実施例を図について説明
する。図１において、１０はマスタプロセッサであるプ
ロセッサＡ、１２はこのプロセッサＡ１０のＣＰＵ、１
４はプロセッサＡ１０の割込み発生器、１５はプロセッ
サＡ１０の割込みコントローラ、２０は複数個のスレー
ブプロセッサの一つをしめすプロセッサＢ、２２はこの
プロセッサＢ２０のＣＰＵ、２３はプロセッサＡ１０ま
たはプロセッサＢ２０から読み書きできる２−ＰＯＲＴ
メモリ、２４はプロセッサＢ２０の割込み発生器で、こ
の出力は論理和がとられて、割込みコントローラ１５に
入力される。２５はプロセッサＢ２０の割込みコントロ
ーラで割込み発生器１４の出力が入力される。３０１は
割込み発生器１４から割込みコントローラ２５への割り
込み信号線、３０２は割込み発生器２４から割込みコン
トローラ１５への割り込み信号線、図２に２−ＰＯＲＴ
メモリ２３の構成例を示す。４１はＡの送信フラグ、４
２はＡの送信エリア（Ｂの受信エリア）、４３はＢの送
信フラグ、４４はＢの送信エリア（Ａの受信エリア）で
ある。

【００１０】次に動作について説明する。マスタプロセ
ッサから複数個のスレーブプロセッサへのデータ送信時
のフローチャートを図３に示す。マスタプロセッサ側の
処理は、ステップ１０１において、送信するデータが発
生するのを待つ。ステップ１０２において、プロセッサ
Ｂ２０の２−ＰＯＲＴメモリ２３のＡの送信フラグ４１
に空きのパターン“０”が格納されていることをチェッ
クし否ならステップ１０１を繰り返す。ステップ１０３
において、送信対象のプロセッサＢ２０の２−ＰＯＲＴ
メモリ２３のＡの送信エリア４２に送信するデータをか
きこむ。ステップ１０４において、送信対象のプロセッ
サＢ２０の２−ＰＯＲＴメモリ２３のＡの送信フラグ４
１にデータ有りのパターン“１”を書き込み、割り込み
信号線３０１により、全プロセッサＢ２０に割り込み信
号を発生させる。ステップ１０５において、相手プロセ
ッサより応答が有ったかを、送信対象のプロセッサＢ２
０の２−ＰＯＲＴメモリ２３のＡの送信フラグ４１に空
きのパターン“０”が格納されていることによりチェッ
クし、全て応答があるまでステップ１０５を繰り返す。
スレーブプロセッサ側の処理は、ステップ１１１におい
て、割り込み信号線３０１により、割り込みコントロー
ラ２５が割り込みを感知し、プロセッサＢ２０の２−Ｐ
ＯＲＴメモリ２３のＡの送信フラグ４１にデータ有りの
パターン“１”が書き込まれているかで、送信の有無を
検知する。ステップ１１２において、プロセッサＢ２０
の２−ＰＯＲＴメモリ２３のＡの送信エリア４２のデー
タを受信する。ステップ１１３において、プロセッサＢ
２０の２−ＰＯＲＴメモリ２３のＡの有りのパターン
“１”が書き込まれているかで、送信の有無を検知す
る。送信フラグ４１に空きのパターン“０”を格納す事
により、プロセッサＡ１０に対し割り込みの応答を通知
する。

【００１１】以上、この実施例では、１個のマスタプロ
セッサと複数個のスレーブプロセッサよりなるマルチプ
ロセッサシステムにおけるプロセッサ間通信方式におい
て、マスタプロセッサに、複数個のスレーブプロセッサ
に割り込みを発生させる手段と、複数個のスレーブプロ
セッサよりの割り込みを重ね合わせて受信する手段とを
備え、複数個のスレーブプロセッサのそれぞれに、マス
タプロセッサとスレーブプロセッサよりアクセスできる
２−ＰＯＲＴメモリと、マスタプロセッサよりの割り込
みを受信する手段と、マスタプロセッサへの割り込みを
発生させる手段とを備え、マスタプロセッサより同時
に、複数個のスレーブプロセッサに対してデータを送信
するプロセッサ間通信方式を説明した。

【００１２】実施例２．なお、上記実施例では２−ＰＯ
ＲＴメモリ２３が複数個のスレーブプロセッサ毎に設置
された例を示したが、マスタプロセッサおよび複数個の
スレーブプロセッサからアクセスできるひとつの共有メ
モリを備え、このひとつの共有メモリ上に複数個のスレ
ーブプロセッサ毎のＡの送信フラグ４１とＡの送信エリ
ア４２とＢの送信フラグ４３とＢの送信エリア４４のエ
リアを設置してもよく、上記実施例と同様の効果を奏す
る。

【００１３】実施例３．また、上記実施例ではマスタプ
ロセッサとスレーブプロセッサが固定されていおる場合
を示したが、マスタとスレーブが同一構成をもつことに
より、同一プロセッサが任意にマスタとスレーブの役わ
りを変えて動作することも可能である。

【００１４】

【発明の効果】以上のように、第１及び第２の発明によ
れば、マスタプロセッサが複数個のスレーブプロセッサ
に割り込みを発生させ、複数個のスレーブプロセッサの
それぞれがマスタプロセッサよりの割り込みを受信する
よう構成したので、複数個のスレーブプロセッサにデー
タを送信するときに同時に送信することの出来るプロセ
ッサ間通信方式が得られる。

【図面の簡単な説明】

【図１】この発明の一実施例による、プロセッサ間通信
方式を示す構成図である。

【図２】この発明の一実施例による、プロセッサＢの２
−ＰＯＲＴメモリの構成例を示す図である。

【図３】この発明の一実施例による、マスタプロセッサ
から複数個のスレーブプロセッサへのデータ送信時のフ
ローチャート図である。

【図４】従来のプロセッサ間通信方式を示す構成図であ
る。

【図５】従来の一実施例によるプロセッサ間通信のフロ
ーチャート図である。

【符号の説明】

１０ プロセッサＡ １２ ＡのＣＰＵ １４ Ａの割込み発生器 １５ Ａの割込みコントローラ ２０ プロセッサＢ ２２ ＢのＣＰＵ ２３ Ｂの２−ＰＯＲＴメモリ ２４ Ｂの割込み発生器 ２５ Ｂの割込みコントローラ ４１ Ａの送信フラグ ４２ Ａの送信エリア ４３ Ｂの送信フラグ ４４ Ｂの送信エリア ３０１ Ａの割込み信号線 ３０２ Ｂの割込み信号線

Claims (2)

【特許請求の範囲】
1. 【請求項１】 以下のメモリと、マスタプロセッサと、
   複数のスレーブプロセッサと、信号線を有するプロセッ
   サ間通信方式 （ａ）マスタプロセッサ及びスレーブプロセッサからア
   クセスされるメモリ、 （ｂ）以下の要素を有するマスタプロセッサ、 （ｂ１）複数のスレーブプロセッサに対して割り込み信
   号を発生させる割込発生部、 （ｂ２）複数のスレーブプロセッサに送るデータをメモ
   リに設定するマスタＣＰＵ、 （ｃ）以下の要素を有するスレーブプロセッサ （ｃ１）マスタプロセッサからの割込み信号を受け付け
   る割込コントローラ、 （ｃ２）割込コントローラの割込み信号の受け付けに基
   づき、メモリに設定されたデータをアクセスするスレー
   ブＣＰＵ、 （ｄ）上記マスタプロセッサの割り込み信号を各スレー
   ブプロセッサの割込コントローラに伝える信号線。
2. 【請求項２】 以下の工程を有し、マスタプロセッサが
   複数のスレーブプロセッサにデータの送信を行なうプロ
   セッサ間通信方式 （ａ）マスタプロセッサがスレーブプロセッサに送信す
   るデータをメモリに設定する設定工程、 （ｂ）上記設定工程後、マスタプロセッサが複数のスレ
   ーブプロセッサに同時に割り込みを発生させる割り込み
   通知工程、 （ｃ）スレーブプロセッサが上記割り込み通知工程で発
   生された割り込みを感知して、設定工程で設定されたメ
   モリのデータをアクセスするアクセス工程。