JPH04167447A - 半導体入出力回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はＣＭＯ５回路からなる人出力バッファを備えた
半導体入出力回路に関する。

［従来の技術］ 一般に、ゲートアレイ等のマスタースライス方式のセミ
カスタムＩＣの周囲には、入カバ′ツコア及び出力バッ
ファが配置されている。

出力バッファに関する技術として、特開昭６２−２５６
４５４号公報には、出力バッファの駆動能力を使用目的
に応じて自由に設定できる手段が開示されている。

また入力バッファに関する技術として、例えば特開昭５
８−１　’２２７７１号公報には、第５図に示すように
予めソースが電源Ｅに接続されているＰＭＯＳトランジ
スタ群（ＰＭＯＳ　　Ｔｒ）および予めソースが接地Ｇ
ＮＤに接続されているＮＭＯＳトランジスタ群（ＮＭＯ
３Ｔｒ）の中からトランジスタを並列に接続してインバ
ータを構成し、入力論理スレッショルド電圧を任意の値
に設定可能とした手段が開示されている。

［発明が解決しようとする課！！ｉ］ 前記した従来例では、入力バッファ回路に用いている入
力ゲートが、コンタクトあるいはメタル配線工程以前に
、すでに構成されている。したがって入力ゲートは最も
大きなチャネル幅を想定して設けである。このため、そ
の後手さいチャネル幅を設定しても、入力容量は常に大
きい。また第５図に示すような配置の場合、ＰＭＯＳト
ランジスタ群のソース側が電源Ｅに予め接続され、また
ＮＭＯＳトランジスタ群のドレイン側が接地ＧＮＤに予
め接続されている場合が多い。したがって構成可能なト
ランジスタのケート輻Ｗとゲート長しとの比（Ｗ／　Ｌ
　）は、最小トランジスタの（Ｗ／Ｌ）の値よりも小さ
くすることはできない。

一方、出力バッファ回路においても、入力バッファ回路
と同様に、入力ゲートは最も大きいチャネル幅を想定し
て設けである。したかって小さいチャネル幅を設定して
も、入力容量は常に大きく、バッファ部での遅延時間を
増大させてしまう。

本発明の目的は、入力容量をバッファの能力に応して変
更でき、かつトランジスタの数を増やさすに入力回路の
論理スレッショルド電圧の選択可能範囲を拡大すること
のできる、半導体入出力回路を提供する事にある。

［課題を解決するだめの手段］ 上記課題を解決し目的を達成するために、本発明では次
のような手段を講じた。

第１図に概念図を示すように、少なくともＰＭＯＳトラ
ンジスタ、ＮＭＯＳトランジスタをモノシリツクに形成
した半導体デバイス（入出力回路）１０において、バッ
ファ用のＰＭＯＳトランジスタ群１１およびＮＭＯＳト
ランジス２群１２の各トランジスタのソース、ドレイン
、ゲートを全て未接続としておく。つまり、コンタクト
あるいはメタル配線以降の工程で任意に選択的に接続で
きるようにしておく。

次にスルーホールおよびメタル配線の選び方により、種
々の駆動能力に応じたトランジスタを選択し、そのソー
ス、ドレイン、ゲートの接続を行なう。

なお第４図に示すように、同じトランジスタ群における
トランジスタＴｒｉ、Ｔｒ２の各ソースとドレイン、ゲ
ートとゲートとを、メタル工程により接続し、複数のト
ランジスタを直列に並べると、１個のみのトランジスタ
よりも小さい利得を得る事ができる。

［作用コ 上記手段を講したことにより、次のような作用が生じる
。

入力バッファおよび出力バッファ各々のＰＭＯＳトラン
ジスタ、ＮＭＯＳトランジスタを直列或いは並列に接続
することにより、入力容量を最小゛にしつつ利得を任意
に選択できる。したがって、出力回路として使用する時
には、出力駆動能力を自由に設定可能であり、入力回路
として使用するときには、入力論理スレッショルド電圧
および駆動能力を任意に選択できる。つまり選択範囲が
広がる。また入力バッファ用トランジスタ群と出力バッ
ファ用のトランジスタ群を分割して配置することにより
、入力回路および出力回路を同一セルで作る事ができ、
双方向入出力回路も同セルで構成できる。さらに入力バ
ッファ用トランジスタ群或いは出力バッファ用トランジ
スタ群を、複数ブロック設けることにより、より大きな
駆動能力を有する入出力回路を構成できる。

［実施例］ 第２図は本発明の第１実施例を示す図である。

第２図において２１は入力バッファ用のＰＭＯＳトラン
ジスタ群、２２は入力バッファ用のＮＭＯＳトランジス
タ群である。２３は入力端子、２４は入力保護抵抗、２
５は対電源用の保護ダイオード、２６は対接地用の保護
ダイオードである。

ここでＰＭＯＳトランジスタ群２１、ＮＭＯＳトランジ
ス２群２２のうち、必要なトランジスタのソース端子、
ドレイン端子、ゲート端子をそれぞれスルーホールおよ
びメタル配線にて選択的に接続する。こうすることによ
り、トランジスタ全体の利得を見掛は上、１／３〜３倍
の任意の値に選定した入力バッファを構成できる。

勿論、上記トランジスタの利得は、トランジスタ群を増
やすなど、素子数の増加をはかることにより、−層選択
の自由度が広がることは言うまでもない。

次に第３図を参照して本発明の第２実施例について説明
する。３１は出力バッファ用のＰＭＯＳトランジスタ群
、３２は出力バッファ用のＮＭＯＳトランジスタ群であ
る。ここに示した図は、出力回路であり、入力バッファ
用のトランジスタ群は使用していない。これは入力回路
の機能あるいは出力回路の機能をスルーホールおよびメ
タル配線にて設定できるように、トランジスタ群の使用
目的を限定した入出力回路を構成できることを意味して
いる。かくして双方向入出力回路も容易に構成できる。

さらに使用していない入力バッファ用のトランジスタ群
を反転用バッファとして用いることもできる。

またここて示した入力バッファ用のトランジスタ群２１
．２２や出力バッファ用のトランジスタ群３１．３２は
いずれも１個に限定して配置するたけでなく、複数組予
め用意しておけば、スルーホールおよびメタル配線工程
によって、より太きな駆動能力を得る事ができる。

上記した構成の実施例の回路によれば、次のような作用
効果が期待できる。

ＰＭＯＳトランジスタ群およびＮＭＯ３トランジスタ群
を基板上に配置し、スルーホールおよびアルミニウム配
線の選び方によって、大カバッコア或いは出力バッファ
を構成することができる。

そして、その入力バッファおよび出力バッファ各々のＰ
ＭＯＳトランジスタ、ＮＭＯＳトランジスタを直列或い
は並列に接続することにより、入力容量を最小にしつつ
利得を任意に選択できる。したかって、出力回路として
使用する時には、出力駆動能力を自由に設定可能である
。また入力回路として使用するときには、入力論理スレ
ッシシルト電圧および駆動能力を任意に選択できる。つ
まり選択範囲が広がることになる。

マタ人カバッコア用トランジスタ群と出力バッファ用の
トランジスタ群とを分割して配置することにより、入力
回路および出力回路を同一セルで作る事ができ、双方向
入出力回路も同セルで構成できる。

さらに入力バッファ用トランジスタ群或いは出力バッフ
ァ用トランジスタ群を、複数ブロック設けることにより
、より大きな駆動能力を有する入出力回路を構成できる
。

なお本発明は上記一実施例に限定されるものではなく、
本発明の要旨を逸脱しない範囲で、種々変形可能である
のは勿論である。

［発明の効果］ 以上説明したように、本発明によれば入力容量ヲハッコ
アの能力に応じて変更でき、かつトランジスタの数を増
やさずに入力回路の論理スレッショルド電圧の選択可能
範囲を拡大することのできる、半導体入出力回路を提供
できる。

【図面の簡単な説明】

第１図は本発明の概念を示す図、第２図は本発明の第１
実施例の構成を示す図、第３図は本発明の第２実施例の
構成を示す図、第４図は各実施例における素子の直列接
続例を示す図である。第５図は従来技術を示す図である
。 １０・・・半導体デバイス（入出力回路）、１１・・・
バッファ用のＰＭＯＳトランジスタ群、１２・・・バッ
ファ用のＮＭＯＳトランジスタ群、２１・・・入力バッ
ファ用のＰＭＯＳトランジスタ群２２・・・入力バッフ
ァ用のＮＭＯＳトランジスタ群２３・・・入力端子、２
４・・・入力保護抵抗、２５・・・対電源用の保護ダイ
オード、２６・・・対接地用の保護ダイオード、 ３１・・・出力バッファ用のＰＭＯＳトランジスタ群３
２・・・出力バッファ用のＮＭＯＳトランジスタ群出願
人代理人　　　弁理士　坪井　淳

Claims (2)

【特許請求の範囲】
1. （１）少なくとも１個以上の独立したトランジスタを有
   するＰＭＯＳトランジスタ群およびＮＭＯＳトランジス
   タ群を基板上に配置し、これらのＰＭＯＳトランジスタ
   群およびＮＭＯＳトランジスタ群における各トランジス
   タを、スルーホールおよびアルミニウム配線手段を用い
   て選択的に配線することにより、入力バッファ及び／又
   は出力バッファを構成したことを特徴とする半導体入出
   力回路。
2. （２）請求項１に記載の半導体入出力回路において、Ｐ
   ＭＯＳトランジスタ群およびＮＭＯＳトランジスタ群は
   、それぞれ入力バッファ用と出力バッファ用とに分割し
   て配置されていることを特徴とする半導体入出力回路。