JPH01125952A - マスタスライス集積回路 - Google Patents
マスタスライス集積回路Info
- Publication number
- JPH01125952A JPH01125952A JP62286106A JP28610687A JPH01125952A JP H01125952 A JPH01125952 A JP H01125952A JP 62286106 A JP62286106 A JP 62286106A JP 28610687 A JP28610687 A JP 28610687A JP H01125952 A JPH01125952 A JP H01125952A
- Authority
- JP
- Japan
- Prior art keywords
- basic
- output current
- transistors
- integrated circuit
- master slice
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/998—Input and output buffer/driver structures
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマスタスライス集積回路に関し、特に出力電流
特性の異なる複数の出力バッファ回路を構成するマスタ
スライス集積回路に関する。
特性の異なる複数の出力バッファ回路を構成するマスタ
スライス集積回路に関する。
従来、この種のマスタスライス集積回路は、出力電流特
性の異なる出力バッファ回路を構成する場合、第３図に
示すように、必要とする出力電流特性のうちの最も出力
電流の小さな出力バッファ回路を構成する１対のＰ型及
びＮ型のトランジスタを基本Ｐ型トランジスタＱｐ’及
び基本Ｎ型トランジスタＱＮ’とし、これらを複数個づ
つ準備しておき、出力電流特性に応じてこれら基本Ｐ型
トランジスタＱｐ’＋基本Ｎ型トランジスタＱＮ’を必
要数だけ並列に配線で接続することにより、所定の出力
電流特性の出力バッファ回路１ｂを構成していた。
性の異なる出力バッファ回路を構成する場合、第３図に
示すように、必要とする出力電流特性のうちの最も出力
電流の小さな出力バッファ回路を構成する１対のＰ型及
びＮ型のトランジスタを基本Ｐ型トランジスタＱｐ’及
び基本Ｎ型トランジスタＱＮ’とし、これらを複数個づ
つ準備しておき、出力電流特性に応じてこれら基本Ｐ型
トランジスタＱｐ’＋基本Ｎ型トランジスタＱＮ’を必
要数だけ並列に配線で接続することにより、所定の出力
電流特性の出力バッファ回路１ｂを構成していた。
通常、単一機能を持った集積回路においては、後段の集
積回路を動作させるための必要な出力電流は決まってい
るため１種類の出力バッファ回路があればよかった。し
かし、ゲートアレイの様に、個々のシステムに合せた仕
様により作られるカスタム集積回路においては、大電流
を必要とするものもあれば、逆に出力の同時変化による
電源ノイズ対策や不要輻射対策のために、小さな出力電
流を要求される場合がある。
積回路を動作させるための必要な出力電流は決まってい
るため１種類の出力バッファ回路があればよかった。し
かし、ゲートアレイの様に、個々のシステムに合せた仕
様により作られるカスタム集積回路においては、大電流
を必要とするものもあれば、逆に出力の同時変化による
電源ノイズ対策や不要輻射対策のために、小さな出力電
流を要求される場合がある。
このような、要求に対処し、従来、ゲートアレイの様な
マスタスライス集積回路は、上述の様に、出力電流の小
さなトランジスタを複数個準備しておき、これらを必要
に応じて並列に接続して必要な出力電流を得る構成とな
っていた。そして、この構成では、出力バッファ回路の
出力電流の大小の差が大きければ大きいほど多くのトラ
ンジスタが必要となっていた。
マスタスライス集積回路は、上述の様に、出力電流の小
さなトランジスタを複数個準備しておき、これらを必要
に応じて並列に接続して必要な出力電流を得る構成とな
っていた。そして、この構成では、出力バッファ回路の
出力電流の大小の差が大きければ大きいほど多くのトラ
ンジスタが必要となっていた。
上述した従来のマスタスライス集積回路は、最も出力電
流の小さい出力バッファ回路を構成するための基本Ｐ型
トランジスタＱｐ’及び基本Ｎ型トランジスタＱＮ’を
複数個づつ準備しておき、これらを出力電流特性に応じ
て必要な数だけ並列接続し所定の出力電流特性の出力バ
ッファ回路を得る構成となっているので、出力電流の差
が大きくなると基本Ｐ型トランジスタＱｐ’及び基本Ｎ
型トランジスタＱＮ’（以下これらを基本トランジスタ
という）の数が多くなり、配置や配線などのレイアウト
の問題で難しくなる上に、半導体チップ面積も大きくな
るという欠点がある。
流の小さい出力バッファ回路を構成するための基本Ｐ型
トランジスタＱｐ’及び基本Ｎ型トランジスタＱＮ’を
複数個づつ準備しておき、これらを出力電流特性に応じ
て必要な数だけ並列接続し所定の出力電流特性の出力バ
ッファ回路を得る構成となっているので、出力電流の差
が大きくなると基本Ｐ型トランジスタＱｐ’及び基本Ｎ
型トランジスタＱＮ’（以下これらを基本トランジスタ
という）の数が多くなり、配置や配線などのレイアウト
の問題で難しくなる上に、半導体チップ面積も大きくな
るという欠点がある。
また、既存のマスタスライス集積回路においては低出力
電流の出力バッファ回路が必要であっても基本トランジ
スタがその出力電流を得るだけの大きさになっていない
と、低出力電流の出力バッファ回路が構成できないとい
う欠点があった。
電流の出力バッファ回路が必要であっても基本トランジ
スタがその出力電流を得るだけの大きさになっていない
と、低出力電流の出力バッファ回路が構成できないとい
う欠点があった。
本発明の目的は、出力電流の差が大きい場合でも基本ト
ランジスタの数が増大せず、配置や配線が容易になる上
に半導体チップ面積が小さくでき、かつ基本トランジス
タの出力電流より小さい低出力電流の出力バッファ回路
も構成することができるマスタスライス集積回路を提供
することにある。
ランジスタの数が増大せず、配置や配線が容易になる上
に半導体チップ面積が小さくでき、かつ基本トランジス
タの出力電流より小さい低出力電流の出力バッファ回路
も構成することができるマスタスライス集積回路を提供
することにある。
本発明のマスタスライス集積回路は、複数の基本トラン
ジスタと、出力電流特性に応じて、前記複数の基本トラ
ンジスタのうちの所定の数の基本トランジスタのソース
・ドレインを互いに直列または並列接続しゲートを共通
接続する配線とを備えた出力バッファ回路を有している
。
ジスタと、出力電流特性に応じて、前記複数の基本トラ
ンジスタのうちの所定の数の基本トランジスタのソース
・ドレインを互いに直列または並列接続しゲートを共通
接続する配線とを備えた出力バッファ回路を有している
。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）、（ｂ）はそれぞれ本発明の第１の実施例
を示す半導体チップ上の配置を考慮した等価回路図及び
通常の回路図である。
を示す半導体チップ上の配置を考慮した等価回路図及び
通常の回路図である。
半導体チップ上の出力バッファ回路を形成する領域には
、それぞれ複数個の基本Ｐ型トランジスタＱｐ及び基本
Ｎ型トランジスタＱＮが配置されている。
、それぞれ複数個の基本Ｐ型トランジスタＱｐ及び基本
Ｎ型トランジスタＱＮが配置されている。
出力バッファ回路１は、出力電流特性に応じて、これら
基本Ｐ型トランジスタＱｐ及び基本Ｎ型トランジスタＱ
、のうちの所定の数だけ、配線１１によりそれぞれソー
ス・ドレインを直列または並列接続しゲートを共通接続
して所定の出力電流特性を得るＣＭＯ３型の構成となっ
ている。
基本Ｐ型トランジスタＱｐ及び基本Ｎ型トランジスタＱ
、のうちの所定の数だけ、配線１１によりそれぞれソー
ス・ドレインを直列または並列接続しゲートを共通接続
して所定の出力電流特性を得るＣＭＯ３型の構成となっ
ている。
第１図（ａ）、（ｂ）は、低出力電流の出力バッファ回
路１を得るために、ソース・ドレイン直列接続した接続
が示されている。
路１を得るために、ソース・ドレイン直列接続した接続
が示されている。
このように、基本Ｐ型トランジスタＱｐ及び基本Ｎ型ト
ランジスタＱＮ （以下総称して基本トランジスタとい
う）を直列接続することにより、これら基本トラジスタ
のオン抵抗が直列接続されたことになり、出力バッファ
回路１の出力電流を大幅に低減することができる。
ランジスタＱＮ （以下総称して基本トランジスタとい
う）を直列接続することにより、これら基本トラジスタ
のオン抵抗が直列接続されたことになり、出力バッファ
回路１の出力電流を大幅に低減することができる。
第２図は本発明の第２の実施例を示す回路図である。
この例は、基本Ｐ型トランジスタＱｐ及び基本Ｎ型トラ
ンジスタＱＮをそれぞれ２個並列接続したものに１個を
直列接続し、所定の出力電流特性を得るようにしたもの
である。
ンジスタＱＮをそれぞれ２個並列接続したものに１個を
直列接続し、所定の出力電流特性を得るようにしたもの
である。
これら実施例のように、出力電流特性に応じて、基本ト
ランジスタを直列または並列接続することにより、少な
い基本トランジスタで出力電流特性の範囲を拡大するこ
とができる。これは既設針のマスタスライス集積回路に
適用することができる。
ランジスタを直列または並列接続することにより、少な
い基本トランジスタで出力電流特性の範囲を拡大するこ
とができる。これは既設針のマスタスライス集積回路に
適用することができる。
以上説明したように本発明は、出力電流特性に応じて所
定の数の基本トランジスタを直列または並列接続し出力
バッファ回路を構成することにより、少ない基本トラン
ジスタで幅広い出力電流特性を得ることができるので、
従来のように小さな出力電流の基本トランジスタを多数
作る必要がなく、配置、配線が容易になる上に半導体チ
ップの面積も小さくできるという効果がある。
定の数の基本トランジスタを直列または並列接続し出力
バッファ回路を構成することにより、少ない基本トラン
ジスタで幅広い出力電流特性を得ることができるので、
従来のように小さな出力電流の基本トランジスタを多数
作る必要がなく、配置、配線が容易になる上に半導体チ
ップの面積も小さくできるという効果がある。
また、既設針のマスタスライス集積回路についても配線
による接続を変えるだけで基本トランジスタ１個の出力
電流より低い低出力電流用の出力バッファ回路を構成す
ることができる効果がある。
による接続を変えるだけで基本トランジスタ１個の出力
電流より低い低出力電流用の出力バッファ回路を構成す
ることができる効果がある。
第１図（ａ）、（ｂ）はそれぞれ本発明の第１の実施例
を示す半導体チップ上の配置を考慮した等価回路図及び
通常の回路図、第２図は本発明の第２の実施例を示す回
路図、第３図は従来のマスタスライス集積回路の一例を
示す回路図である。 １．１−、ｌｂ・・・出力バッファ回路、２・・・パッ
ド、１１・・・配線、ＱＮ 、 ＱＮ ’・・・基本Ｎ
型トランジスタ、Ｑｐ、Ｑｐ’・・・基本Ｐ型トランジ
スタ。
を示す半導体チップ上の配置を考慮した等価回路図及び
通常の回路図、第２図は本発明の第２の実施例を示す回
路図、第３図は従来のマスタスライス集積回路の一例を
示す回路図である。 １．１−、ｌｂ・・・出力バッファ回路、２・・・パッ
ド、１１・・・配線、ＱＮ 、 ＱＮ ’・・・基本Ｎ
型トランジスタ、Ｑｐ、Ｑｐ’・・・基本Ｐ型トランジ
スタ。
Claims (1)
- 複数の基本トランジスタと、出力電流特性に応じて、
前記複数の基本トランジスタのうちの所定の数の基本ト
ランジスタのソース・ドレインを互いに直列または並列
接続しゲートを共通接続する配線とを備えた出力バッフ
ァ回路を有することを特徴とするマスタスライス集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62286106A JPH01125952A (ja) | 1987-11-11 | 1987-11-11 | マスタスライス集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62286106A JPH01125952A (ja) | 1987-11-11 | 1987-11-11 | マスタスライス集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01125952A true JPH01125952A (ja) | 1989-05-18 |
Family
ID=17700011
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62286106A Pending JPH01125952A (ja) | 1987-11-11 | 1987-11-11 | マスタスライス集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01125952A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1992012575A1 (fr) * | 1991-01-12 | 1992-07-23 | Tadashi Shibata | Dispositif a semi-conducteurs |
| US5594372A (en) * | 1989-06-02 | 1997-01-14 | Shibata; Tadashi | Source follower using NMOS and PMOS transistors |
-
1987
- 1987-11-11 JP JP62286106A patent/JPH01125952A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5594372A (en) * | 1989-06-02 | 1997-01-14 | Shibata; Tadashi | Source follower using NMOS and PMOS transistors |
| WO1992012575A1 (fr) * | 1991-01-12 | 1992-07-23 | Tadashi Shibata | Dispositif a semi-conducteurs |
| US5469085A (en) * | 1991-01-12 | 1995-11-21 | Shibata; Tadashi | Source follower using two pairs of NMOS and PMOS transistors |
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