JPH04167794A - 撮像装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は撮像装置に係り、最適なディジタル信号処理回
路を備えた撮像装置に関する。

〔従来の技術〕

近年、家庭用ビデオカメラの普及率が急速に高まってき
ている。この普及率の急増の理由とじては、１）小形・
軽量化、２）低コスト化、３）高画質化等の性能向上、
４　）　Ｖ　Ｔ　Ｒ（Ｖｉｄｅｏ　ＴａｐｅＲｅｃｏｄ
ｅｒ　）部とカメラ部とを一体化させたムービーの開発
により使い勝手の向上がある。又、これらの実現に、１
）固体撮像素子、２）信号処理の合理化が寄与した部分
が少なくない。

固体撮像素子は、小形・軽量、高信頼性等の多くの特長
をもつ。開発当初は、製造コス１〜・感度・解像度等で
固体撮像素子は撮像管に劣っていたが、半導体技術の急
速な進歩により、コスＩ〜・性能面でも撮像管を越える
までに至った。現在では、家庭用ビデオカメラのほとん
ど全てに固体撮像素子を採用している。これらの経緯に
ついては、テレビジョン学会誌Ｖｏ１．４１．Ｎｏ１１
（１９８７）第９８３頁〜第９９０頁において論じられ
る。

一方、信号処理回路では、小形・低コス１−・高性能化
を目的として、信号処理の改善と共に、大集積ＩＣ化が
進められた。この結果、上述の固体撮像素子の採用と相
まって、家庭用ビデオカメラは、高画質化と大幅な小型
・軽量化及び低コス１〜・　３　・ 化が達成された。しかし、さらなる信号処理の合理化を
考えた場合、現在のアナロタ信号処理に基いた信号処理
方式では限界があり、今後は下記の特長を有するディジ
タル信号処理技術に基いた信号処理方式が本命と思われ
る。

１）大型部品であるフィルタを、高粘度でＩＣに集積化
することが可能である。

２）Ａ／Ｄ、Ｄ／Ａの内蔵により、千チップ化が可能。

３）演算のまるめ誤差によるＳ／Ｎ劣化を十分考慮して
設計することにより、信号処理回路の高Ｓ／Ｎ化が容易
。

この様なビデオカメラのディジタル信号処理の例につい
ては、特公昭６３−４５１５３号公報に論じられている
。

〔発明が解決しようとする課題〕

上記のＣＣＤセンサを用いたビデオカメラの信号処理の
ディジタル化においては、まだ解決べき多くの問題があ
る。その１つが、色信号のエンコーダのディジタル化で
ある。

゛　４　。

現在使われているＣＣＤは、水平画素数にいく通りかあ
る。水平走査期間は一定であるから、この結果、画素数
に合わせ水平の画素読み出しクロック（以後、単にセン
サクロックと呼ぶ）の周波数がそれぞれ異なる。たとえ
ば、ＮＴＳＣ方式用のものとしてはセンサクロック周波
数（以後ｆｓと呼ぶ）９．５Ｍ土、１２．７ＭＨ７，，
１４，３Ｍ七である。ディジタルカメラの信号処理では
、一般的に、前述した特公昭６３−４５１５３の様に、
このセンサクロックに同期し処理するのが、簡単であり
、かつ、回路規模が少さくなるので、メリットも大きい
。ただ、エンコーダに関してだけ言えば、ｆｓｃのｎ（
一般にｎ　：　３ｏｒ４）倍のクロックで処理する必要
がある。したがって、カメラの信号処理を全てディジタ
ル化する時に、 ｆｓ＝ｎ　　ｆｓｃ　（ｎ＝３．４．６．８ｅｔｃ）の
関係が満たされていない場合には、エンコーダへのデー
タの受は渡しにおいて、（ｎｆｓ）’のジッタが生じる
。今、ｎ＝４とすると、このジッタは、 ＮＴＳＣ：　　（４，ｆｓｃ）’　　＝　７０ｎｓＰＡ
Ｌ　　　：　　（４ｆｓｃ）”　　＝５６ｎｓである。

色信号のジッタの許容量を許価すると、３５ｎｓ程度以
下であり、上記ジッタは許容できす、ジッタを許容値内
に抑えるには、ｒｌを８以上とする必要があることがわ
かった。しかし、実際には、８ｆｓｃ　（Ｎ　Ｔ　Ｓ　
Ｃ：　２ｇ、６Ｍ）ｋ、　Ｐ　Ａ　Ｌ　：　３５．４４
ＭＩ（ｚ）で発振させ、８　ｆｓｃクロックでデータ処
理を行なうことは、 １）発振が不安定となり易く、発振器に対する仕様がき
びしくなる。又、発振器の消費型も倍増する。

２）エンコード回路に用いるゲートの速度が従来の２倍
必要とされ、素子に要求される仕様もきびしくなり、や
はりエンコード回路の消費　　電力が増加する。

等の問題点があり、現実的には４　ｆｓｃ以下のクロッ
クで処理するのが好ましい。

このエンコーダのディジタル化については、公知例：特
公昭６３−４５１５３では言及していない。

本特許の目的は、エンコーダを含めた信号処理を全てデ
ィジタル化したビデオカメラにおいて、エンコーダでの
データ処理クロックとして４．ｆｓｃクロックを用いか
っこの時生じるジッタを許容値内である３５ｎｓ以下を
実現し、低消費電力及び小型軽量化に最適なディジタル
ビデオカメラを実現することにある。

〔課題を解決するための手段〕

上記目的を達成するため、 ＣＣＤセンサの出力信号をセンサクロックに同期してデ
ィジタル信号に変換するＡ／Ｄ変換手段と、 前記Ａ／Ｄ変換手段より出力されるディジタル化したセ
ンサ出力を、センサクロックに基いて処理し、輝度信号
と色差信号を生成する信号処理手段と、 色差信号を４ｆｓｃ周期のクロック（以後単に４ｆｓｃ
クロックと呼ぶ）に基いて平衡変調するエンコード手段
と、 上記輝度信号及びエンコード手段により生成さ°　７　
。

れた変調後の色信号の２つのディジタル信号をそれぞれ
、アナログ信号に変換するＤ／Ａ変換手段とにより成る
ディジタルビデオカメラにおいて、前記のセンサクロッ
クに基いた信号処理手段により生成された、ｆｓ／ｍ　
（ｍ＝ｌ、２，３，４−）サイクルの色差信号を、後述
する制御回路より４ｆｓｃクロックに基いて生成したラ
ッチパルスでランチすることによりデータクロツタを変
換して出力するデータクロック変換手段と、 上記の信号処理手段において、上記のセンサクロックに
基いた信号処理手段により出力したｆｓ／ｍサイクルの
色差信号の変化位相を与える位相基準信号（たとえば」
上記色差信号の最終段のラッチパルスである）から、４
　ｆｓｃクロックを二基いてデータクロック変換手段に
供給する」上記のラッチパルスを発生すると共に、上記
位相基準信号と４ｆｓＣクロックとの相対位相を４ｆｓ
ｃクロックの立ち上りと立ち下りエツジで検出し、この
検出信号により後述する位相補正回路を制御する制御回
路と、上記データクロック変換手段から供給される色°
　８　。

差信号に対し、上記制御回路より供給される位相検出信
号に基き、位相補正を行ない、さらに、補正後の色差信
号を上記のエンコード手段に供給する位相補正手段と を具備する。

〔作用〕

前記制御回路では、供給された前記位相基準（ｆｊ号を
４ｆｓｃの立ち上りと立ち下りとでラッチし、この２つ
のラッチ後の位相基準信号から色差信号の変化点が４ｆ
ｓｃの′■］゛期間にあるが、又は′Ｌ′期間にあるか
を判定し、この検出信号を、前記位相補正回路に供給す
る。今、この４　ｆｓｃクロックの’　Ｉ−Ｉ　’期間
と′Ｌ″期間とをほぼ等しくすると上記処理によって色
差信号の変化点を（４ｆｓｃ）−１の１／２のきざみで
判定することができる。ここで （４ｆｓｃ）　’　／　２　＝　　（８ｆｓｃ）　’で
あるから、結果として（８ｆｓｃ）　’の精度で変化点
を知ることができる。又、本制御回路では、前述した通
り、さらに、前記位相基準信号を４ｆｓＣクロックで処
理し、ランチパルスを発生し、このラッチパルスを前記
データクロック変換手段に供給する。ここで、このラッ
チパルスは、前記位相基準信号と４　ｆｓｃクロックと
の位相関係により、前記位相基準信号に対し最大で（４
ｆｓｃ）−’のジッタを持ち得る。

データクロック変換手段では、上記制御回路より供給さ
れたランチパルスにより、前記信号処理手段より供給さ
れた色差信号（Ｒ−Ｙ）及び（Ｂ−ｙ）をラッチする。

この結果、ラッチされた色差信号（Ｒ−Ｙ）、（Ｂ−Ｙ
）は、以降４　ｆｓｃクロック系の信号で処理が可能と
なる。しかし、前述した通り、この時のラッチパルスは
最大で（４ｆｓｃ）　’のジッタをもつため、ラッチ後
の色差信号も当然最大で（４ｆｓｃ）−１のジッタをも
つことになる。このラッチ後の色差信号はさらに位相補
正手段に供給する。

位相補正手段では、まずデータクロックより供給された
最大（４ｆｓｃ）　”のジッタをもつ色差信号を前記の
ラッチパルスにてラッチし、このラッチ後の色差信号と
データクロックより供給されたラッチ前の信号とを加算
し、中間位相の色差信号を生成する。次に、前記の制御
手段より供給される位相検出信号に従い、色差信号の変
化点で、４ｆｓｃクロックの’　）−１’側又はｌ　Ｌ
　Ｉ側の内、色差信号のデータクロック変換手段のラッ
チによる遅延時間が短かくなる位相側にある場合にのみ
、（４ｆｓｃ）　’の１クロック分のみ上記の中間位相
の色差信号を選択出力し、それ以外の部分ではデータク
ロックより供給された色差信号を出力する。

この結果、最大のジッタを生じる場合に、（４ｆｓｃ）
−１だけ進む信号を実効的に、（４ｆｓｃ）’の１／ま
たけ遅らせることができ、最大ジッタを（４ｆｓｃ）　
’　／　２　＝　（８ｆｓｃ）　−１とすることかでき
る。これは、前述した通り、色差信号の許容されるジッ
タである。

第２図に、以上の処理によりジッタが減少する様子をわ
かりやすくするため、−例を示す。第２図は、センサク
ロックが、 ｆｓ：　（４ｆｓｃ）　Ｘ　（２／　３）“　１］　。

であり、色差信号のデータサイクルが ｆｓ／２ であり、さらに、位相基準信号と４ｆｓｃクロックのエ
ツジが一致し、ジッタが最大となる状態を示したもので
ある。第２図において、波形にはセンサクロック、波形
Ｂは位相基準信号、１４は色差信号（Ｒ−Ｙ）及び（Ｂ
−Ｙ）、波形１５は４　ｆｓｃクロックの立ち上り位相
が位相基準信号の立ち上り位相よりわずかに進んだ位相
（へ位相と呼ぶ）にある時の４．ｆｓｃクロックであり
、又、波形１６は逆に４ｆｓｃクロックの立ち上りがわ
ずかに位相基準信号より遅れた場合（位相Ｂと呼ぶ）の
４　ｆｓｃクロック、波形１７は位相Ａの時のデータラ
ッチクロック、波形１８は位相Ｂの時のデータラッチク
ロック、波形１９は位相Ａの時のラッチ後の色差信号を
表す波形、波形２０は位相Ｂの時のランチ後の色差信号
を表す波形、波形２１は、位相Ｂの時に位相補正を行な
って得られる色差信号を表す波形である。

ここで、データラッチクロックは、位相基準信号を４ｆ
ｓｃクロックの立し上りで２回ラッチするこ・１２　・ とにより生成することとした。２回ラッチして生成する
のは、一般にラッチデータとラッチクロックの位相が完
全に一致した場合に、時としてラッチデータが不安定と
なることがあり、これによる誤動作を防ぐためである。

ただし、ラッチでジッタが生じるか否かは、１回目のラ
ッチで決まる。

前述のとおり、位相判定は、位相基準信号１３が、４ｆ
ｓｃクロックの１Ｈ′期間（図中ａ）にあるか、又は、
　ｌ　Ｌ　＋期間にあるかで行なうが、第２図に示す様
に、以上の仮定では、位相基準信号１３の立ち上りが４
　ｆｓｃのｌ　Ｌ　１期にある位相Ｂの時に、ラッチ後
のデータがほぼ（４ｆｓｃ）”だけ進む時である。よっ
て、前記制御手段では、Ｂ位相を検出し、前記位相補正
手段にこの検出信号を供給する。前記位相補正手段では
、この検出信号に従い、Ｂ位相の時のみ、前述した位相
補正を行ない、波形２１に示す位相補正後の色差信号を
出力し、又、Ａ位相の時は、波形１９に示す供給された
色差信号する。波形１９と波形２０を比べてみて明らか
な通り、上述の処理でＮ番目のデータの中心点（それぞ
れ図中４　ＣＡ、　ＣＢ’で示す）か補正を行なわない
場合のジッタ（図中ＣＡとＣ□で示される）の半分の位
相差であるほぼ（８ｆｓｃｓ）　’となっている。すな
わち、最大（４ｆｓｃ）　”のジッタが（８ｆｓｃ）−
’に減少されている。

以上、述べてきた通り、前記手段によれば、エンコータ
に供給される色差信号は、４　ｆｓｃクロックで処理が
可能でかつジッタも最大（８ｆｓｃ）−”の許容値内で
あり、任意の画素数のセンサに対し、エンコーダを含め
た信号処理のテイジタル化が、画質劣化なく実現できる
。

〔実施例〕

以下、本発明の実施例を図面を参照して説明する。

第１図は、本発明の一実施例を示したものである。第１
図において、１は固体撮像素子、２はＡ／Ｄ変換器、３
は輝度信号及び色信号を生成する信号処理回路、４はデ
ータクロック変換回路、５は位相補正回路、６はエンコ
ーダ、７は制御回路、８は駆動回路、９は同期信号発生
回路、１０及び１１はＤ／Ａ変換器である。以下、本実
施例の動作について述べる。

まず、同期信号発生回路９は、信号処理回路３・駆動回
路８及びその他の回路に必要とする同期信号（水平・垂
直同期、副搬送波、クロック等）を発生する。第１図で
は、信号処理回路３・エンコーダ６等の処理に必要なパ
ルス等は、本説明に直接必要でないため省略しである。

駆動回路８は同期信号発生回路９より供給される水平同
期及び垂直同期に同期し、固体撮像素子１よりセンサク
ロックサイクル（ｆｓ）で信号を読み出す。固体撮像素
子１より読み出したセンサ出力は、Ａ／Ｄ変換器２に供
給する。Ａ／Ｄ変換器２ではセンサ出力信号をセンサク
ロックに同期し、画素毎にディジタル信号に変換し、信
号処理回路３に供給する。

信号処理回路では、たとえば、前述の公知例：特公昭６
３−４５１５３に論じられている処理によってＡ／Ｄ変
換より供給されるＡ／Ｄ変換後のディジタルセンサ出力
信号から、センサクロックに基き、処理を行ない、輝度
信号及び色差信号を生成し、出・】５　・ 力する。こうして生成された色差信号（Ｒ−Ｙ）及び（
Ｂ−Ｙ）は、データクロック変換回路４に供給する。制
御回路７ては、前述した制御手段と同様にして信号処理
回路３より、色差信号の変化点を表す位相基準信号（１
涌述した様に、たとえば、色差信号のラッチクロック）
からデータラッチクロックと位相基準信号と同期信号発
生回路より供給される４　ｆｓｃクロックとの位相を（
８ｆｓｃ）’精度で検出し、データラッチクロックをデ
ータクロック変換回路４と位相補正回路５に供給し、又
、位相検出信号を位相補正回路５に供給する。データラ
ッチクロックでは信号処理回路より供給された色差信号
（Ｒ−Ｙ）及び（Ｂ−Ｙ）を、制御回路７より供給され
たデータラッチクロックでラッチして、ラッチ後の色差
信号（Ｒ−Ｙ）及び（Ｂ−Ｙ）を位相補正回路５に供給
する。位相補正回路５では、前述の位相補正手段と同様
に、色差信号の位相補正をして、エンコーダに位相補正
後の色差信号（Ｒ−Ｙ）及び（Ｂ−Ｙ）をエンコーダ６
に供給する。以上データクロック変換回路４、・１６　
・ 制御回路７及び位相補正回路５は、それぞれ前記のデー
タクロック変換手段、制御手段及び位相補正手段に対応
じ、全く同様の処理を行なう。この結果、本実例におい
ても、任意の画素数のセンサの使用に対して前述したと
同様に、エンコーダに供給する色差信号（Ｒ−Ｙ）及び
（Ｂ−Ｙ）のデータクロック変換に伴うジッタを（８ｆ
ｓｃ）　’以下に抑えることができる。エンコーダ６で
は、供給された色差信号（Ｒ−Ｙ）と（Ｂ−、Ｙ）を同
期信号発生回路から供給される４　ｆｓｃクロックとｆ
ｓｃクロックにより平衡変調処理を行なう。以上の処理
より得られた変調色信号と、信号処理回路３にて生成さ
れた輝度信号はそれぞれＤ／Ａ変換回路１１及び１０に
供給する。Ｄ／Ａ変換回路１０及び１１では、それぞれ
供給された輝度信号と変調色信号をアナログ信号に変換
して出力する。ただし、これら輝度信号及び変調色信号
をディジタル信号の状態で、その後処理する場合はＤ／
Ａ変換器１０及び１１は必要ない。

以上、本実例では、エンコーダを含め信号処理をティシ
タル化でき、さらに、任意の画素数のセンサの使用時に
おいて、エンコーダて生しるジッタを（８ｆｓｃ）’に
抑えることができ、シックによる画質変化を防止できる
。

第３図は前記データクロック変換回路４・位相補正回路
・制御回路の一構成例を示したものである。第４図は、
第３図の各部の波形を示したものであって、上述の作用
での説明した場合と同様に、センサークロックが ｆｓ”：　（４ｆｓｃ）　Ｘ　（２／　３）であって、
さらに位相規準信号と４１ｓｃクロックのエツジが一致
しておリジソタ址か最大となる状態を仮定する。又、色
差信号（Ｒ−Ｙ）、（Ｂ−Ｙ）のデータサイクルも、前
述した例の場合と同様にセンサクロック二ｆＳの１／２
とする。第３図において、データクロック変換回路４は
ラッチ回路２２及び２３によって、又、位相補正回路５
はラッチ回路３０及び３１．加算回路３２及び３３．係
数回路３４及び３５．マルチプレクサ３６及び３７．　
ＤＦＦ　（Ｄフリップフロップ）３８．Ｎ○工くグー１
〜３９．ＡＮＤゲー１〜４０によって、さらに、制御回
路７はＤＦＦ２４・２５・２６・２７・２８とインへ−
夕２９によって、それぞれ構成している。又、第４図に
おいて、波形１３は位相基準信号、波形１４は］番目の
（Ｒ−Ｙ）と（Ｂ−Ｙ）を合せてＤｉと表したデータ列
を表わす波形、波形１５は立ち上りが位相基準信号１３
の立ち上りより少し進んだ位相（第２図と同様へ位相と
呼ぶ）の４　ｆｓｃクロック、波形１６は立ち上りが位
相基準信号の立ち上りより少し遅れた位相（同Ｂ位相と
呼ぶ）の４　ｆｓｃクロックである。これらの波形は、
第２図に説明したものと同じであり、それぞれ第２図と
同じ番号を付しである。第４図のその外の波形について
も、第２図と同しものについては同一の番号しである。

以下、その他の波形について、動作の説明を行ないなが
ら順次説明する。

まず、位相基準信号及び４ｆｓｃクロックを制御回路７
に供給する。制御回路７では、供給された位相基準信号
（第４図波形１３）をＤＦＦ２／ｌと２５により４　ｆ
ｓｃクロックの立ち上りで２回、又ＤＦＦ２６゛１９　
゛ と２７により立ち下りで２回ランチする。この結果、Ｄ
ＦＦ２５及びＤＦＦ２６のＱ出力には、それぞれ波形１
７（へ位相）と波形１８（Ｂ位相）及び波形５０（へ位
相）と波形５１（Ｂ位相）が得られる。このＤＦＦ２５
のＱ出力はデータランチクロックとして、データクロッ
ク変換回路４及び位相補正回路５に供給する。一方、Ｄ
ＦＦ２６のＱ出力はさらにＤＦＦ２５のＱ出力によって
ＤＦＦ２８においてランチする。ＤＦＦ２８のＱ出力に
は、へ位相では波形５２が、又、Ｂ位相では波形５３が
出力される。したがって、ＤＦＦ２８のＱ出力が／　Ｌ
　＋　か１Ｈ′かによって、位相基準信号の立ち上りが
、４ｆｓｃクロックの′Ｈ′期間（図中ａ）にあるか、
　ｒ　Ｌ　＋期間にあるか検出できる。これが、前述の
位相検出である。

ＤＦＦ２８のＱ出力は位相検出信号として、位相補正回
路５に供給する。

データクロック変換回路では、制御回路７より供給され
たデータラッチクロックによって、波形１４で示す色差
信号（ＲＹ）及び（Ｉ３−Ｙ）をそれぞれラッチ回路２
２及びラッチ回路２３てラッチす°２０　” る。このラッチ回路２２及びラッチ回路２３はたとえば
、色差信号（Ｒ−Ｙ）及び（Ｂ−Ｙ）のピッ１−数分の
Ｄによって構成される。ラッチ回路２２・２３の出力に
は、波形１９（へ位相）又は波形（Ｂ位相）が出力され
る。この出力信号を位相補正回路５に供給する。

位相補正回路においては、データクロック変換回路４よ
り供給された色差信号（Ｒ−Ｙ）及び（Ｂ−Ｙ）を、制
御回路７より供給されたデータラッチクロックでラッチ
回路３０及びラッチ回路３１でラッチする。ランチ後の
色差信号（Ｒ−Ｙ）及び（Ｂ−Ｙ）は、加算回路３２及
び３３において、ラッチ前のデータクロック変換回路よ
り供給された色差信号（Ｒ−Ｙ）及び（Ｂ−Ｙ）と加算
し、さらに、この加算して得た信号係数回路３４及び３
５において１／２倍し、Ｄ、とＤ　（＋　Ｉの中間位相
にある色差信号（Ｄ、＋ＤＬ＋□）／２を生成し、マル
チプレクサ３６及び３７に供給する。マルチプレクサ３
６及び３７では、供給された中間位相にある色差信号と
データクロック変換回路より供給された色差信号をＡ、
　Ｎ　Ｄグー１〜４０の出力信号に応して出力する。

ここでは、ケート４０の出力が’　Ｉ−Ｉ　’の時、中
間位相の色差信号が出力されるとする。一方、ＤＦＦ３
８とＮＯＲゲー１へ３９は、立ち上りエツジ検出回路を
構成しており、供給されたデータランチクロックがＬ　
Ｌ　Ｉ　から’　Ｉ−（’　に切り換った直後、４ｆｓ
ｃクロックの１ザイクル分だけ’ＩＩ″となるエツジ信
号を生成する。ＡＮＤゲートは、このエツジ信号を、制
御回路７より供給された位相検出信号によって、Ｂ位相
の時に上記マルチプレクサ３６及び３７に供給し、位相
Ａの時にマスクする。このＡＮＤゲー１〜の出力信号波
形が、第４図波形５４（へ位相）及び波形５５（Ｂ位相
）とになる。この結果、マルチプレクサ３６及び３７て
は、Ｂ位相のエツジ部でのみ中間位相の色差信号を選択
出力し、Ａ位相では波形１９に示す色差信号を、又Ｂ位
相では波形２】に示する色差信号を出力する。これらの
色差信号は前述したジッタ抑圧後の色差信号である。

第５図は、ディジタルのエンコーダ６のＮＴＳＣ方式の
一構成例を示したものである。第５図において、５８・
５９はラッチ回路、６２・６３は極性反転回路、Ｇｏ・
６１はＤＦＦ、６４は加算回路である。以下、第６図を
参照しながら、動作を説明する。まず、波形６６に示す
第１図の同期信号発生回路９より供給された色副搬送波
ｆｓｃを、同じく同期信号発生回路９より供給された波
形６５に示す４ｆｓｃクロックによってＤＦＦ６０でラ
ンチする。波形６７はこの結果得られた信号である。さ
らに、この信号はＤＦＦ６１でランチして、波形６８に
示す信号を得る。こうして得られた波形１７及び波形１
８に示される信号は、９０°の位相差をもつ色副搬送波
信号であり、それぞれ極性反転回路６２・６３に供給す
る。

極性反転回路６２及び６３では、前述の位相補正回路て
ジッタの抑圧を行なった後の色差信号を４ｆｓｃクロッ
クでラッチした（波形６９及び波形７１に示す）色差信
号を、ＤＦＦ６０及びＤＦＦ６１より供給された信号が
ｌ　Ｌ　＋の時に極性を反転し、波形７０及び波形７１
に示す信号を出力する。波形７０及び波形７１に示す信
号はぞれぞれ９０゛位相差をもった副搬送波にて変調さ
れた信号であり、さらにこれらの２°　２３゛ つの信号を加算回路６４て加算し、直角平衡変調を行な
った色信号を得る。以上ＮＴＳＣ方式の場合について述
べたが、ＰＡＬ方式の場合についても、極性−反転回路
６２にライン丁りを入力し、ライン毎に、副搬送波がＬ
　Ｈｌ　の時に極性反転を行なうか、Ｌ　Ｌ　＋　の時
に行なうかを切換えれば、同様の構成により直角平衡変
調ができる。

第７図は、本発明の他の実施例である。前述した実施例
と同様の動作をする部分には、同一の符号を付けである
。本実施例では、さらに８ｆｓｃクロックと４　ｆｓｃ
クロックを用い、色差信号の変化点を（１６ｆｓｃ）　
’の精度で検出し位相補正を行なう。この結果ジッタも
（１６ｆｓｃ）−１以下となる。

クロックの最大周波形は２倍となり、発振器の消費電力
は増加するが、データ処理は最大４　ｆｓｃて行なうこ
とにより、データ処理での消費電力は前述した実施例と
同等である。本実施例では、基本的に位相補正部のみが
、前述した実施例と異なるから、この位相補正について
、第８図を用いて説明する。

’２−４−’ １パン 、４・ まず、制御回路では、４．ｆｓｃクロックの１ザイクル
を４等分して色差信号の変化点（位相基準信号の立ち上
り位相）がどの範囲で変化するかを検出する。この４等
分した各位相範囲は、第８図ではａ　１　ｂ　Ｉ　Ｃ、
ｄで表してあり、基準位相の立ち上りが、それぞれａ、
ｂ、Ｑ、ｄにある場合をＡ位相、Ｂ位相、Ｃ位相、Ｄ位
相と呼ぶことにする。

波形７３と波形７４．波形７４と波形７５．波形７６と
波形７７及び波形７８と波形７９は、それぞれＡ位相、
Ｂ位相、Ｃ位相、Ｄ位相の時の４．ｆｓｃクロックと８
　ｆｓｃのクロックである。又、波形８０．波形８１．
波形８２及び波形８３は、データラッチクロックであっ
て、位相基準信号Ｂを８　ｆｓｃの立ち上りでラッチし
た後に４ｆｓｃの立ち上りでラッチすることにより生成
した時の各位相のテークラッチクロックである。

これらのデータラッチクロックは、Ｄ位相に対し、へ位
相は（１６ｆｓｃ）−’だけ、又Ｂ位相では２　（１６
ｆｓｃ）　’　、さらにＣ位相では３　（１６ｆｓｃ）
　”だけ位相的に進んでいる。したがって、データクロ
ック変換回路４で、このデータラッチクロックでラッチ
した色差信号は、各位相で上記位相ずれを生じている。

位相補正回路５６では、上記変換回路４よ＋、　＋　’
　Ｄ　ｔ）の中間位相の信号を生成して、色差信号の変
化点の４　ｆｓｃの１サイクルだけ、上記中間位相のデ
ータをそれぞれＡ位相、Ｂ位相、Ｃ位相の時に出力し、
波形８４．波形８５．波形８６．波形８７を得る。結果
、各出力信号の中心は、図中ＣＡ。

ｃ、、ｃ、、ＣＤに示す通り−・致位和ずれが生じる。

すなわち、本実施例によれば、データ処理は、４ｆｓｃ
で行なっているにもかかわらず、（１６ｆｓｃ）　−１
の高い精度でジッタ補正が行うことができる。

〔発明の効果〕 本発明によれば、任意画素数のセンサを用いたビデオカ
メラにおいて、４　ｆｓｃクロックに基いたディジタル
エンコーダにおいて原理的に生じるジッタを（８ｆｓｃ
）”の許容値に抑えることができ、エンコーダを含めた
全信号処理系を画質劣化なくディジタル化でき、ディジ
タル化のメリノ１−を生かした低消費・小型・軽量・高
画質なビデオカメラを実現できる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
第１図の各部の波形を示す波形図、第３図は第１図のデ
ータクロック変換回路と位相補正回路と制御回路の一構
成例を示すブロック図、第４図は第３図の各部の波形を
示す波形図、第５図は、エンコーダの一構成例を示すブ
ロック図、第計 ６図の各部波形を示す波形図、第７図は、本発明の他の
実施例を表わすブロック図、第８図は第７図の一部分の
波形を示す波形図である。 １　固体撮像素子、２・・Ａ／Ｄ変換器、３・信号処理
回路、４・・データクロック変換回路、５　・位相補正
回路、６・・・エンコーダ、７・・制御回路、８・・・
駆動回路、９　同期信号発生回路、１０・１１・・・Ｄ
／Ａ変換回路。

Claims (1)

1. 【特許請求の範囲】 １、固体撮像素子の出力信号を信号の読み出しサイクル
   （ｆｓ）でディジタル信号に変換して、変換後のディジ
   タル信号をｆｓクロックにてディジタル処理することに
   より輝度信号と色差信号を生成するビデオカメラにおい
   て、 前記ｆｓクロックに基いて生成された色差信号を入力と
   し、色副搬送波（ｆｓｃ）の４倍の周波数である４ｆｓ
   ｃクロックに同期したデータラッチクロックによりラッ
   チすることによりデータのクロック変換を行うデータク
   ロック変換手段（４）と； 前記ｆｓクロックに基いて生成された色差信号の変化点
   の、位相を検出して出力すると共に、前記ｆｓクロック
   に基いて生成された色差信号の変化点以後の安定点で４
   ｆｓｃクロックに同期してラッチする前記データラッチ
   クロックを発する制御手段（７）と； 前記データクロック手段より出力されるデータクロック
   変換後の色差信号から信号の変化点の前後の信号を演算
   して得た中間位相の色差信号と入力されたデータクロッ
   クの変換後の信号を、前記制御回路より出力した位相検
   出信号に応じて選択・出力することにより、位相補正し
   た色差信号を出力する位相補正手段（５）と；上記位相
   補正手段より出力される色差信号（たとえばＲ−Ｙ及び
   Ｂ−Ｙ）を直角平衡変調する変調手段（６）と； を具備していることを特徴とする撮像装置。 ２、上記制御回路は４ｆｓｃクロックの立ち上りと立ち
   下りにより色差信号の変化点を（４ｆｓｃ）＾−＾１き
   ざみで検出する検出手段を具備し、かつ前記特許請求の
   範囲第１項記載の位相補正回路は、前記検出手段より供
   給する（４ｆｓｃ）＾−＾１きざみの位相検出信号に応
   じ、色差信号の変化点前後の信号の平均値と入力信号と
   を選択出力することにより位相補正後の信号を出力する
   様に構成したことを特徴とする請求項１記載の撮像装置
   。 ３、前記制御回路は４ｆｓｃクロックと８ｆｓｃクロッ
   クを用い、色差信号の変化点が、４ｆｓｃクロックの１
   サイクルを４等分した４つ位相範囲のどこにあるかを検
   出する検出手段を具備したものであって、かつ前記特許
   請求の範囲第１項記載の位相補正回路は、変化点前後の
   信号により３つの中間位相にある信号を生成し、前記４
   つの位相を検出する検出手段より供給する位相検出信号
   に応じ、上記３つの中間位相の信号と入力信号の４つの
   信号を選択出力して位相補正の信号を出力する様に構成
   したことを特徴とする請求項１記載の撮像装置。