JPH04169875A - 論理集積回路の試験方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は論理集積回路の試験方法に関する。

〔従来の技術〕

最近、論理集積回路の集積度が高くなりかつ機能も複雑
になるにつれて、試験パターンが長大になってきている
。

このため、しばしば論理集積回路の試験装置（以下、論
理テスタと称す）のパターン発生部に全試験パターンを
一度に格納することが不可能になりつつある。そこで、
試験パターンの１種類を複数に分割して一旦大容量バツ
ファメモリに格納しておき、パターン発生部には分割し
た試験パターンを必要に応じて１本ずつ大容量バッファ
メモリから転送し、試験パターンを発生することを繰り
返すことで全ての試験パターンをＤＵＴに入力し、機能
試験を行う。

第２図は、従来の論理集積回路の試験方法の−例を説明
するための論理テスタのブロック図である。

制御部１はこの論理テスタで試験する被試験集積回路（
以降ＤＵＴと祢す）の試験条件を記述した試験プログラ
ム及び試験プログラムを解釈して試験条件を論理テスタ
の各部に設定したり、試験プログラム及びＤＵＴの入カ
バターンまたはＤＵＴからの出力期待パターンを記述し
た試験パターンを入力部２から読みとるインタプリタ・
プログラムを格納する。

入力部２は上記試験プログラム、試験パターンをフロッ
ピーディスクマグネティックテープ等の記憶媒体から読
み込む。

パスライン３は制御部１で試験プログラムを解釈した試
験条件を各部へ転送する。

大容量バッファメモリ５は、試験パターンを一時的に蓄
える。

パターン発生ａ１７はあらかじめ大容量バッファメモリ
５に格納しておいた試験パターンのなかから試験プログ
ラムで指定された試験パターンを受けて格納し、試験プ
ログラムで指定された周波数で試験パターンを発生する
。

テストヘッド部８は、パターン発生部７からの試験パタ
ーンを試験プログラムで指定された入力電圧条件でＤＵ
Ｔに入力し、ＯＬＴからの出力を指定された判定電圧条
件で試験パターンと比較し一致しているかどうかを判定
する。

さらに詳細に説明すると、Ｄ　Ｕ　Ｔの機能試験を行う
時に、制御部１は入力部２から試験パターンを読み込ん
で大容量バッファメモリ５にパスライン３を介してあら
かじめ格納しておく。

また入力部２から試験プログラムを読み込み制御部１に
格納しておく。

試験開始時にインタプリタ・プログラムに起動をかけ試
験プログラムを解釈し、テストヘッド部８に試験パター
ンのＯＵＴへの入力電圧条件及びＤＵＴからの出力の試
験パターンとの判定電圧をパスライン３を介して設定す
る。

試験プログラムで指定された試験パターンを大容量バッ
ファメモリ５からパターン発生部７に転送し、パターン
発生部７は試験パターンを試験プログラムで指定された
周波数で順に試験パターンを発生する。

テストヘッド部８は、試験プログラムで指定された入力
電圧で試験パターンをＤＵＴに入力し、ＤＵＴからの出
力を判定電圧が試験パターンと比較し期待パターンで一
致しているがどうがを判定する。

〔発明が解決しようとする課題〕

第２ｒｌ！ｉにて説明した従来の論理テスタでは、長大
な試験パターンを入力部２がら読み込んで大容量バッフ
ァメモリ５に格納するので、試験パターン読み込み時間
も数分から数１ｏ分と長くなる。

威た、試験パターンが長大化するとともに出力の端子数
も増大しつつあるため、試験パターン読み込み時間はさ
らに長くなりつつある。

ＤＵＴの機能試験中は、大容量バッファメモリからパタ
ーン発生部へ試験パターンの転送が頻発するため、機能
試験中に他のＤＵＴの試験パターンを大容量バッファメ
モリに入力部から読み込み格納することが不可能になる
。

そこで、ＤＵＴの種類が変わり、使用する試験パターン
の種類が変わる場合には、試験中のＤＵＴの試験が終了
後に試験パターンを読み込愛せなければならず、論理テ
スタは試験パターンを読み込み時間分だけＤＵＴの試験
を中止したくてはならない。

論理テスタの稼働時間における試験パターンの読み込み
時間の占める割合が増大するにつれ、論理テスタで試験
できるＤＵＴの数も減るという欠点があった。

〔課題を解決するための手段〕

本発明の集積回路の試験方法は、テスタ制御部の出力す
る試験バ名−ンを記憶するバッファメモリ部と、該バッ
ファメモリ部から読出した前記試験パターンをパターン
発生部及びテストヘッド部を介して被試験集積回路に供
給する論理集積回路の試験方法において、前記バッファ
メモリ部が、ＩＣメモリカードとＩＣメモリカード接続
部を有する内部バッファメモリを複数個有し、機能試験
中は前記内部バッファメモリ部の一つを選択して読出し
、前記試験パターンが読出されていない方の他の前記内
部バッファメモリ部の前記ＩＣメモリカードを前記ＩＣ
メモリカード接続部から取外して、次の前記被試集積回
路に対応する試験パターンおよび試験プログラムを予め
記憶して構成されている。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は本発明の一実施例を説明するための論理テスタ
のブロック図である。

論理テスタはメモリ部４としてＩＣメモリカード１０ａ
とＩＣメモリカード接続部１１ａで構成された大容量バ
ッファメモリ９ａと、この大容量バッファメモリ９ａと
入力端を共通にしてＩＣメモリカード１０ｂとＩＣメモ
リカード接続部１１ｂで構成された大容量バッファメモ
リ９６とを設け、さらに両方の出力信号を選択する選択
部６を設けた以外は第２図に示した従来の論理テスタと
同一である。

大容量バッファメモリ９ａを構成するＩＣメモリカード
１０ａにあらかじめ試験パターンを格納しておきＩＣメ
モリカード接続部１１ａに接続しておきＤＵＴの機能試
験を行う０機能試験中は、大容量バッファメモリ９ａが
選択部６で選択・読出されている。

大容量バッファメモリ９ｂには、パターン発生部７への
試験パターンの転送が発生したいので、ＩＣメモリカー
ド１０ｂをＩＣメモリカード接続部１１ｂから取り外す
ことが可能となる。取り外したＩＣメモリカード１０ｂ
に論理テスタＩＣメモリカード１０ａを使用して試験を
している問に次の試験パターンの書込みが可能となる。

すなわち、現在試験しているＤＵＴの次に試験するＣＵ
Ｔの試験パターンをＩＣメモリカード１０ｂを取り外し
て記憶しておけば、次のＤＵＴを試験する直前に試験パ
ターンを入力部２から制御部１を介して読み込む必要が
なくなり、その時間分が短縮される。

これをＩＣメモリカード１０ａ、１０ｂで交互に問えば
よい。

ここで、ＩＣメモリカードとＩＣメモリカード接続部で
構成された大容量バッファメモリを３個以上増してもよ
く、またＩＣメモリカードの構成は、電池バックアップ
されたＲＡＭ、もしくはＰＲＯＭ、ＲＯＭを使っても同
様な効果が得られる。

〔発明の効果〕

以上説明したように本発明は、ＩＣメモリカードで構成
された大容量バッファメモリを２組以上装備するメモリ
部を設け、一つのＩＣメモリカードの使用中に他のＩＣ
メモリカードに次の試験パターンを記憶させるので、試
験パターンを大容量バッファメモリに入力部から読み込
んで格納する従来の長時間を省略することが可能となり
、試験パターンが長大になればなるほど効果が期待でき
る。

さらに試験パターンを読み込むのに待ち時間が生じなく
なり論理テスタ１台あたりの試験個数も増えるので、試
験コストを下げる効果も期待できる。

【図面の簡単な説明】

第１図は本発明の一実施例を説明するための論理テスタ
のブロック図、第２図は従来の論理集積回路の試験方法
の一例を説明するための論理テスタのブロック図である
。 １・・・制御部、２・・・入力部、３・・・パスライン
、４・・・メモリ部、５．９ａ、９ｂ・・・大容量バッ
ファメモリ、６・・・選択部、７・・・バタン発生部、
８・・・ラストヘッド部、１０ａ、１０ｂ・・・ＩＣメ
モリカード、ｌｌａ、ｌｌｂ・・・ＩＣメモリカード接
続部。

Claims (1)

【特許請求の範囲】
1. テスタ制御部の出力する試験パターンを記憶するバッフ
   ァメモリ部と、該バッファメモリ部から読出した前記試
   験パターンをパターン発生部及びテストヘッド部を介し
   て被試験集積回路に供給する論理集積回路の試験方法に
   おいて、前記バッファメモリ部が、ＩＣメモリカードと
   ＩＣメモリカード接続部を有する内部バッファメモリを
   複数個有し、機能試験中は前記内部バッファメモリ部の
   一つを選択して読出し、前記試験パターンが読出されて
   いない方の他の前記内部バッファメモリ部の前記ＩＣメ
   モリカードを前記ＩＣメモリカード接続部から取外して
   、次の前記被試集積回路に対応する試験パターンおよび
   試験プログラムを予め記憶させることを特徴とする論理
   集積回路の試験方法。