JPS60185300A - パタ−ンデ−タ転送装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は例えばＩＣ試験装置のパターン発生装置に適
用され、パターンデータな蓄積した大容量のパターンフ
ァイルから、被試験ＩＣに供給するパターンデータを発
生するだめのパターンメモリへパターンデータを転送す
るために用いられるパターンテーク転送装置に関する。

〈従来技術〉 従来のパターンデータ転送装置を第１図に示す。

磁気ディスク、磁気テープなどの大容量の記憶装置であ
るパターンファイル１１から、高速度にアクセスするこ
とができるパターンメモリｌａ、Ｉｌ〕、ｌｃ、Ｉｄに
パターンデータを転送する場合、従来においては中央処
理装置（ＣＰ　Ｕ　）　１２によりパターンファイル１
１かもパターンデータな読出し、そのパターンデータと
必要な制御信号とを転送インタフェース１３に与え、転
送インクフェース１３は中央処理装置１２からのパター
ンデータなデータバス１４を通じてパターンメモリ１ａ
乃至１ｄの各データ入力端子りに与え、またパターン制
御回路１５を通じてアドレスバス１６よりパターンメモ
リ１ａ乃至１ｄの各アドレス端子Ａに共通のアドレスを
力え、更に転送インタフェース１３は各パターンメモＩ
Ｊ　ｌ　ａ乃至１ｄの書き込み制御端子Ｗと書き込み制
御線２ａ乃至２ｄで接続され、これら書き込み制御線２
ａ乃至２ｄの一つを選択して書き込みパルスを与えて℃
・る。

まずパターンメモリ１ａ乃至１ｄに対して共通のアドレ
スを指定してそれと共に例えばパターンメモＩＪ　１　
ａに対する書き込み制御線２ａに書き込みパルスを与え
てその時のデータ線１４上のパターンデータをパターン
メモリ１ａＫ書き込み、次にデータ線１４上のパターン
データな変えた後、書き込み制御線２ｂに書き込みパル
スを力えてパターンメモリ１１〕にパターンデータを書
き込み、以下同様にしてパターンメモリｉｃ、１ｄＫパ
ターンデータを順次書き込み、その後アドレスバス１６
上のアドレスを変更して同様にパターンメモリ１ａ乃至
１ｄに順次パターンデータな書き込む。

このようにして所要のパターンデータなパターンメモリ
１ａ乃至１ｄに書き終ると、タイミング発生装置１７に
中央処理装置１２から転送インタフェース１３を通じて
被試験ＩＣに応じたタイミングを示すデータを与えてタ
イミング信号を発生させる。

タイミング発生器１７より発生したタイミング信号をパ
ターン制御回路１５に与え、これより予め決められた一
定の手順で読出しのだめのアドレスを発生し、そのアド
レスをアドレスバス１６に与えてパターンメモＩＪ　］
、　ａ乃至１ｄよりいっせいに読出す。

この読出されたパターンデータは被試験ＩＣ］８の対応
する端子ピンに、図に示してない駆動回路を通じて力え
ると共に被試験ＩＣ］８よりの出力に対する期待値を示
すデータが図に示してない比較器に供給される。

ＩＣ試験を効率的に行うため複数の同一種の被試験ＩＣ
に対して同時に試験を行う場合がある。

この場合例えば第１図に点線で示すように被試験ＩＣ１
ｇａ、１ｓｂを設け、被試験ＩＣ＋８ａにはパターンメ
モリ１．’ａ、Ｉｂよりの試験パターンデータ及び期待
値を出力し、パターンメモリ１Ｃ１１ｄからは被試験■
Ｃｌ８ｂに対して試験パターンデータ及び期待値を出力
する。この被試験：ｌ’、　Ｃ１８ａ、ｉｓｂは同一種
類のＩＣであるから、これらに順次与えるパターンデー
タも同一のものである。このためパターンメモリｌａ、
ｌｂとパターンメモリＩＣ１１ｄに書き込んでおくべき
パターンデータも同一のものである。

このように同一のパターンデータな書き込む場合におい
て、従来の転送装置によればパターンメモリｉ、ａ、ｌ
ｂに対して一連のパターンデータな書き込んだ後に、パ
ターンメモＩＪ　］　Ｃ１ｔｄＫ対して再び同一の一連
のパターンデータを書き込み、つまり同一パターンデー
タに対する転送を２回する必要があった。ところでパタ
ーンデータなパターンファイル１１から読出し、更にパ
ターンメモリ１ａ、１　ｂ’、１ｄへ転送する処理は比
較的遅く、長い一連のパターンデータを転送するには転
送時間が比較的長くなり、同一パターンデータな２回転
送することは試験装置全体としての効率が悪くなり好ま
しくない。

〈発明の概要〉 この発明の目的は同一パターンデータを複数のパターン
メモリに書き込む場合に、その一連のパターンデータに
対しては１回の転送制御で転送することかでき、従って
転送時間が短かく、例えばＩＣ試験装置に適用してその
全体としての試験時間を短縮することができるパターン
データ転送装置を提供するものでちる。

この発明によれば各パターンメモリと対応して書き込み
セレクタが設けられ、そのセレクタは転送インタフェー
スよりのすべての書き込み制御線が入力側に接続され、
その出力側は対応するパターンメモリの書き込み制御端
子にそれぞれ接続され、選択制御信号によって書き込み
制御線の一つ＼ を書き込み制御端子に選択的に接続することかできる。

ま牟この書き込みセレクタに対する選択を行う選択制御
信号は選択制御信号発生部に転送インタフェースから、
パターンメモリ全体として記憶する同一パターンの数を
示す情報が与えられ、その同一パターン数を示す情報に
応じて選択制御信号を発生ずる。この結果一つの書き込
み制御線が選択した１乃至複数のパターンメモリの書き
込み制御端子に同時に接続され、これにより同一ノくタ
ーンメモリを同一アドレス位置において同時に複数のパ
ターンメモリに対して書き込むことができる。

〈実施例〉 例えば第２図に第１図と対応する部分に同一符号を付け
て示すようにパターンメモリ１ａ乃至１ｄとそれぞれ対
応して書き込みセレクタ３ａ乃至３ｄが設けられる。書
き込みセレクタ３ａ乃至ニー３ｄのそれぞれの入力側は
転送インタフェース１３よりの書き込み制御線２ａ乃至
２ｄがそれぞれすべて入力側に接続されている。書き込
みセレクタ３ａ乃至３ｄの各出力側は一つであって、そ
れぞれパターンメモＩ）　１　ａ乃至１ｄの対応する書
き込み制御端子Ｗに接続されている。これら書き込みセ
レクタ３ａ乃至３ｄには選択制御信号発生部１９よりの
選択制御線４ａ乃至４ｄを通じてそれぞれ選択制御信号
が与えられ、各書き込みセレクタ３ａ乃至３ｄにおいて
その入力側の書き込み制御線２ａ乃至２ｄの一つを出力
側の線に選択的に接続することができる。選択制御信号
発生部１９には転送インタフェース１３からパターンメ
モリ１ａ乃至１（ｌと全体として同一パターンを書き込
む数を示す情報が入力されて、その情報に応じて書き込
み制御信号をそれぞれ対応して制御線４ａ乃至４ｄに発
生する。

この構成において例えばパターンメモリ１ａ、１ｂとパ
ターンメモリ１Ｃ１１ｄとに同一の一連のパターンデー
タを記憶する場合においては従来と同様にその記憶すべ
きパターンデータをデータバス１４に出力すると共にこ
れと対応したアドレスをアドレス制御回路］５を通じて
アドレスバス１６に発生し、従って同一パターンデータ
と同一アドレスとがパターンメモリ１ａ乃至］ｄに与え
られている。またこの時従来と同様に一つの書き込み制
御線、例えば２ａにのみ書き込みパルスが発生される。

この例においてはパターンメモリ１ａ乃至１ｄとしては
同一のパターンデータがパターンメモリ１２〜１ｄ全体
として二つに記憶されることを示す情報が選択制御信号
発生部１９に馬えられており、選択制御信号発生部１９
から制御線／ｌａＫ■、き込み制御線２ａを選択する信
号が、制御線４１）に何れの書き込み制御線も選択しな
い信号が、制御線４Ｃに書き込み制御線２ａを選択する
信号か、制御線４ｄに何れの書き込み制御線も選択しな
い信号がそれぞれ与えられる。従って書き込み制御線２
ａは書き込みセレクタ３ａ、３Ｃをそれぞれ通じてパタ
ーンメモリ］’　ａ、１Ｃの書き込み制御端子Ｗにそれ
ぞれ接続される。従って書き込みパルスが書き込み制御
線２ａに発生ずやとパターンメモＩＪ　］、　ａ及び１
ｃに対してその時のデータバス１４上のパターンデータ
がアドレスバス１Ｇ」二のアドレスにより指定されて書
き込まれる。次にアドレスバス１６上のアドレスを更新
すると共に次に書き込むべきパターンデータをデータバ
ス１４に与えて再び書き込みパルスを書き込み制御線２
ａに与えることによってパターンメモリＩａ、ＩＣにそ
のノくタニンデータを書くことができ、以下同様にして
ノくターンメモリ１ａ及び１Ｃに同じパターンデータを
順次書き込む。

このようにしてパターンメモリ１ａ、１Ｃに対する書き
込みが終了すると、選択制御信号発生部１９から制御線
４ａに何れの書き込み制御線も選択しない信号を、制御
線４ｂに書き込み制御線２１〕を選択する信号を、制御
線４Ｃに何れの書き込み制御線も選択しない信号を、制
御線４ｄに書き込み制御線２ｂを選択する信号をそれぞ
れ力える。

従って書き込みセレクタ３１）、３ｄにおいては書き込
み制御線２ｂが選択されてそれぞれパターンメモリ１１
〕、１ｄの書き込み制御端子Ｗに接続する。この状態で
従来と同様にパターンメモリ］　ａに対する書き込みが
終了して次のパターンメモリ１ｂに対する書き込みを行
う動作と同様の動作を行うことによって同一のパターン
データがパターンメモＩＪ　１　ｂ及びＩｄの同一アド
レス位置に書き込まれる。

この発明の装置は従来の装置に対し、書き込みセレクタ
９ａ乃至３＼ｄを設けると共に選択制御信号発生部１９
を設け、転送インタフェース１３から同一パターンデー
タ数を示す情報を選択制御信号発生部１９に与えること
によって、例えばパターンメモリ］　ａ、１ｂに書き込
んだ一連のパターンデータと同一のものをパターンメモ
リＩＣ，，１（］に同時に書き込むことができる。

なおパターンメモリの数は４個に限らず任意の数とする
ことができ、またこの同一パターンを同時に書き込む数
も任意とすることができ、例えば第２図においてパター
ンメモリ１ａ乃至１ｄに同一のパターンデータな書き込
むようにすることができる。選択制御信号発生部】９は
記憶ずべき同一パターン数に対応した制御信号を発生ず
るが、これは例えば転送インタフェース１３からの同一
パターン数を示す情報によりメモリを読出して必要な選
択制御信号を発生する構成とすることができる。

なお各パターンメモリ内における１ワード内の各ビット
を選択するようにすることもてきる。例えばパターンメ
モリ１ａについて第３図に示すようにパターンメモリは
１ワード３ビツトとし、従ってパターンメモリはメモリ
ブレーンの三面より。

成っており、その各メモリプレーンに書き込み制御端子
Ｗ１、Ｗ２、Ｗ３があり、書き込みセレクタ３ａはその
内部においてセレクタ部３　ａｌ、３ａ２．３　ａ３の
三つが設けられる。これらセレクタ部３ａ工、３ａｚ、
３　ａ３の入力側に書き込み制御線２ａ乃至２ｄが接続
され、選択制御信号発生部１９からの選択信号によって
セレクタ部３　ａｌ乃至３　ａ３は個別に書き込み制御
信号線を選択することができ、セレクタ部３　ａｌ、３
　ａ２．３　ａ３の各出力側はそれぞれ書き込み制御端
子Ｗｌ乃至Ｗ３に接続される。このようにして書き込み
ビット位置を自由に選択することも可能である。またそ
のパターン長が１ワード長の整数倍でない場合があるが
、その場合においても】ワード内におけるビット配列に
ついて書き込み選択を行うことによって同一データをパ
ターンメモモリの全体として複数個所に同時に書き込む
ことができる。

〈効果〉 以上述べたようにこの発明のパターンデータ転送装置に
よれば、複数の同一パターンデータを複数のパターンメ
モリに対して同時に書き込むことができ、同一パターン
データな転送する場合にその転送時間は一回分で済み、
しかもこのだめに設けるハードウェア部分は僅かであっ
て転送時間を著しく短かくすることができる。

【図面の簡単な説明】

第１図は従来のパターンデータ転送装置を示すブロック
図、第２図はこの発明によるパターンデータ転送装置の
一例を示すブロック図、紀３図はその一部変形を示すブ
ロック図である。 １ａ乃至１ｄ：パターンメモリ、２ａ乃至２ｄ：書き込
み制御線、３ａ乃至３ｄ′書き込みセレクタ、４ａ乃至
４ｄ：選択制御線。 １１：パターンファ“イル、１２：中央処理装置、１３
：献４≠インタフェースー１４：デークバス、】５：パ
ターン制御回路、１７：タイミング発生回路、１６：ア
ドレスバス、１９：選択制御信号発生部特許出願人　タ
ケダ理研工業株式会社 代　理　人　草　野　屯 井　２　図 ７１７３　図

Claims (1)

【特許請求の範囲】
1. （１１転送インタフェースからパターンデータが複数の
   パターンメモリへ書き込みテークとして共通に与えられ
   、これらパターンメモリに対し上記転送インタフェース
   からアドレス指定し、かつ上記パターンメモリのそれぞ
   れに対応して設けられた各書き込み制御線の一つを上記
   転送インタフェースから選択してそれに書き込みパルス
   を発生し、パターンデータをパターンメモリへ転送する
   パターンテーク転送装置において、上記各パターンメモ
   リと対応してそれぞれ設けられ、上記各き込み制御線が
   入力端に接続され、出力側が上記対応するパターンメモ
   リの書き込み制御端子に接続され、選択制御信号により
   入力側の書き込み制御線の一つを選択して出力側の書き
   込み制御端子に接続する書き込みセレクタと、上記パタ
   ーンメモリ全体として記憶される同一パターンデータの
   数を示す情報が上記転送インタフェースから馬えられ、
   その情報に応じて」二記書き込みセレクタに選択制御信
   号をそれぞれ出力する選択制御信号発生部とを設けたこ
   とを特徴とするパターンデータ転送装置。