JPH03267777A - 論理集積回路試験装置 - Google Patents
論理集積回路試験装置Info
- Publication number
- JPH03267777A JPH03267777A JP2066411A JP6641190A JPH03267777A JP H03267777 A JPH03267777 A JP H03267777A JP 2066411 A JP2066411 A JP 2066411A JP 6641190 A JP6641190 A JP 6641190A JP H03267777 A JPH03267777 A JP H03267777A
- Authority
- JP
- Japan
- Prior art keywords
- test
- logic
- patterns
- integrated circuit
- pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は論理集積回路装置の試験装置に関し、特に試験
用論理パターンのメモリ装置への読込み時間を短縮した
試験装置に関する。
用論理パターンのメモリ装置への読込み時間を短縮した
試験装置に関する。
第２図は従来の論理集積回路試験装置（以下、論理テス
タという）の回路構成を示すブロック接続回路図で、被
試験論理集積回路（以下、ＤＵＴという）の試験条件を
記述した試験プログラム及び入力用と出力判定用の２つ
の試験用論理パターンを外部の記憶媒体（例えば、フロ
ッピー・デスク）から読み込むテスト情報入力部１と、
内部にインタプリタ・プログラムを備え、この試験プロ
グラム及び試験用論理パターンをテスト情報入力部１か
ら読み取り、方の試験用論理パターンを大容量／ヘツフ
ァ・メモリ装置４に格納すると共に、他方の試験プログ
ラムを解釈してＤＵＴに対する試験条件を論理テスタの
各部に設定する制御部２と、制御部ｌで解釈された試験
プログラムの試験条件を論理テスタの各部へ転送するパ
スライン３と、大容量バッファΦメモリ装置４から試験
プログラムで指定されて出力される入力用及び出方判定
用の２つの試験用論理パターンを一旦格納し、試験プロ
グラムで指定された周波数でこれら２つの試験用論理パ
ターンを順次発生する試験用論理パターン発生部７と、
このパターン発生部７から出力される入力用の試験用論
理パターンを試験プログラムで指定された入力電圧条件
でＤＵＴに入力し、ＯＵＴからの出力を指定された判定
電圧条件で出力判定用の試験用論理パターンと比較し両
者が一致しているか否かを判定するテス）−ヘッド部８
とから成る。試験を開始するには、まず制御部２内のイ
ンタプリタ・プログラムに起動をかけて試験プログラム
を解釈させ、テスト・ヘッド部８に対して試験用論理パ
ターンによるＤＵＴへの入力電圧条件及びＤＵＴ出力の
判定電圧条件をそれぞれパスライン３を介して設定せし
めると共に、試験プログラムで指定された試験用論理パ
ターンを大容量バッファ・メモリ装Ｍ４からパターン発
生部７に転送させる。この際、パター７発生部７におい
て試験用論理パターンが試験プログラムで指定された周
波数で順次発生され、ついで、テスト・ヘッド部８にお
いて試験プログラムで指定された入力電圧で試験用論理
パターンがＤＵＴに入力されると共に、このＤＵＴから
の出力パターンが出力判定用の試験用論理パターンと比
較して一致しているか否かの判定が試験プログラムで指
定された判定電圧で行われる。
タという）の回路構成を示すブロック接続回路図で、被
試験論理集積回路（以下、ＤＵＴという）の試験条件を
記述した試験プログラム及び入力用と出力判定用の２つ
の試験用論理パターンを外部の記憶媒体（例えば、フロ
ッピー・デスク）から読み込むテスト情報入力部１と、
内部にインタプリタ・プログラムを備え、この試験プロ
グラム及び試験用論理パターンをテスト情報入力部１か
ら読み取り、方の試験用論理パターンを大容量／ヘツフ
ァ・メモリ装置４に格納すると共に、他方の試験プログ
ラムを解釈してＤＵＴに対する試験条件を論理テスタの
各部に設定する制御部２と、制御部ｌで解釈された試験
プログラムの試験条件を論理テスタの各部へ転送するパ
スライン３と、大容量バッファΦメモリ装置４から試験
プログラムで指定されて出力される入力用及び出方判定
用の２つの試験用論理パターンを一旦格納し、試験プロ
グラムで指定された周波数でこれら２つの試験用論理パ
ターンを順次発生する試験用論理パターン発生部７と、
このパターン発生部７から出力される入力用の試験用論
理パターンを試験プログラムで指定された入力電圧条件
でＤＵＴに入力し、ＯＵＴからの出力を指定された判定
電圧条件で出力判定用の試験用論理パターンと比較し両
者が一致しているか否かを判定するテス）−ヘッド部８
とから成る。試験を開始するには、まず制御部２内のイ
ンタプリタ・プログラムに起動をかけて試験プログラム
を解釈させ、テスト・ヘッド部８に対して試験用論理パ
ターンによるＤＵＴへの入力電圧条件及びＤＵＴ出力の
判定電圧条件をそれぞれパスライン３を介して設定せし
めると共に、試験プログラムで指定された試験用論理パ
ターンを大容量バッファ・メモリ装Ｍ４からパターン発
生部７に転送させる。この際、パター７発生部７におい
て試験用論理パターンが試験プログラムで指定された周
波数で順次発生され、ついで、テスト・ヘッド部８にお
いて試験プログラムで指定された入力電圧で試験用論理
パターンがＤＵＴに入力されると共に、このＤＵＴから
の出力パターンが出力判定用の試験用論理パターンと比
較して一致しているか否かの判定が試験プログラムで指
定された判定電圧で行われる。
しかしながら、最近の論理集積回路装置のように、集積
度があがり、機能も複雑になって来るに伴い、試験用論
理パターンが長大になってきている。この長大な試験用
論理パターンを入力部ｌから読み込み大容量バッファ・
メモリ装置４に格納するのでこれに要する読み込み時間
も長くなってきている。すなわち、従来では試験用論理
パターンの読み込み時間が数十秒で終わったものが、今
日では数分から数十分もかかったすする。また、論理集
積回路装置の機能が複雑化して端子数が増加する一方、
一種類の生産数が少なくなる多品種少量生産の傾向がさ
らに進みつつあるため、試験用論理パターンを大容量バ
ッファ・メモリ装置４に読み込ませる頻度が増加してき
ているので、読み込み時間が長くなり、試験装置の稼動
時間に占める試験用論理パターンの読み込み時間が増え
その分だけＤＵＴを試験する時間が減り、単位時間あた
りのＯＵＴの試験個数が減少するので、試験コストを増
大させる欠点がある。
度があがり、機能も複雑になって来るに伴い、試験用論
理パターンが長大になってきている。この長大な試験用
論理パターンを入力部ｌから読み込み大容量バッファ・
メモリ装置４に格納するのでこれに要する読み込み時間
も長くなってきている。すなわち、従来では試験用論理
パターンの読み込み時間が数十秒で終わったものが、今
日では数分から数十分もかかったすする。また、論理集
積回路装置の機能が複雑化して端子数が増加する一方、
一種類の生産数が少なくなる多品種少量生産の傾向がさ
らに進みつつあるため、試験用論理パターンを大容量バ
ッファ・メモリ装置４に読み込ませる頻度が増加してき
ているので、読み込み時間が長くなり、試験装置の稼動
時間に占める試験用論理パターンの読み込み時間が増え
その分だけＤＵＴを試験する時間が減り、単位時間あた
りのＯＵＴの試験個数が減少するので、試験コストを増
大させる欠点がある。
本発明の目的は、上記の情況に鑑み、従来における試験
用論理パターンのメモリ装置への読み込み時間の長大化
の問題点を解決した論理集積回路装置の試験装置を提供
することである。
用論理パターンのメモリ装置への読み込み時間の長大化
の問題点を解決した論理集積回路装置の試験装置を提供
することである。
本発明によれば論理集積回路試験装置は、被試験論理集
積回路の機能試験に必要な入力用及び出力判定用の試験
用論理パターンを格納する着脱自在のメモリ・カードと
、前記メモリ・カードから前記試験用論理パターンを読
出し試験プログラムが指定する周波数の試験用論理パタ
ーンを順次発生する試験用論理パターン発生部と、前記
試験用論理パターンを被試験論理集積回路に入力し、該
集積回路の出力パターンを出力判定用の試験パターンと
照合検査するテスト・ヘッド部と、前記メモリーカード
、試験用論理パターン発生部及びテスト・ヘッド部をそ
れぞれ試験プログラムで制御する制御部とを含んで構成
される。
積回路の機能試験に必要な入力用及び出力判定用の試験
用論理パターンを格納する着脱自在のメモリ・カードと
、前記メモリ・カードから前記試験用論理パターンを読
出し試験プログラムが指定する周波数の試験用論理パタ
ーンを順次発生する試験用論理パターン発生部と、前記
試験用論理パターンを被試験論理集積回路に入力し、該
集積回路の出力パターンを出力判定用の試験パターンと
照合検査するテスト・ヘッド部と、前記メモリーカード
、試験用論理パターン発生部及びテスト・ヘッド部をそ
れぞれ試験プログラムで制御する制御部とを含んで構成
される。
本発明によれば、従来の大容量バッファ会メモリ装置は
、試験用論理パターンを個々に格納した複数個のＩＣメ
モリ・カードと置換され、試験すべき対象の論理集積回
路装置の種類に応じ、随時試験装置より着脱自在の形態
で使用される。すなわち、従来の如く試験開始毎に行っ
ていた試験用論理パターンのメモリ装置内への読込み操
作は不要となり、試験時間が著しく短縮される。
、試験用論理パターンを個々に格納した複数個のＩＣメ
モリ・カードと置換され、試験すべき対象の論理集積回
路装置の種類に応じ、随時試験装置より着脱自在の形態
で使用される。すなわち、従来の如く試験開始毎に行っ
ていた試験用論理パターンのメモリ装置内への読込み操
作は不要となり、試験時間が著しく短縮される。
次に本発明について図面を参照して説明する。
第１図は本発明論理集積回路試験装置の一実施例の回路
構成を示すブロック接続回路図である０本実施例によれ
ば、従来の大容量バッファ・メモリ装置４は試験用論理
パターンを個々に格納した複数個の大容量ＩＣメモリ・
カード５とＭ換され、このＩＣメモリーカード５は試験
装置の電源を切断することなく取外しを可能とする接続
部９を介し着脱可能の状態で使用される。この際、大容
量ＩＣメモリ・カード５は、従来の大容量バッファ・メ
モリ装置４と同様に制御部２の制御の下にＤＵＴの試験
動作を行う。
構成を示すブロック接続回路図である０本実施例によれ
ば、従来の大容量バッファ・メモリ装置４は試験用論理
パターンを個々に格納した複数個の大容量ＩＣメモリ・
カード５とＭ換され、このＩＣメモリーカード５は試験
装置の電源を切断することなく取外しを可能とする接続
部９を介し着脱可能の状態で使用される。この際、大容
量ＩＣメモリ・カード５は、従来の大容量バッファ・メ
モリ装置４と同様に制御部２の制御の下にＤＵＴの試験
動作を行う。
以上説明したように本発明によれば、試験用論理パター
ンのメモリ装置への書込み時間を試験装置の稼動時間か
ら省くことが可能となるので、その稼動効率を著しく向
上させることができる。しかもその効果は、試験用論理
パターンが長大化するほど、また、その読み込み頻度が
増えるほど顕著となることが期待できる。また、試験用
論理パターンの書込みは、制御部を起動しなくてもよい
ので、制御部の負荷を減少でき、高速動作を要求しなく
てもすむ、従って、制御部を安価に構成することができ
るので、試験装置の価格低減効果もきわめて大きい。
ンのメモリ装置への書込み時間を試験装置の稼動時間か
ら省くことが可能となるので、その稼動効率を著しく向
上させることができる。しかもその効果は、試験用論理
パターンが長大化するほど、また、その読み込み頻度が
増えるほど顕著となることが期待できる。また、試験用
論理パターンの書込みは、制御部を起動しなくてもよい
ので、制御部の負荷を減少でき、高速動作を要求しなく
てもすむ、従って、制御部を安価に構成することができ
るので、試験装置の価格低減効果もきわめて大きい。
第１図は本発明論理集積回路試験装置の一実施例の回路
構成を示すブｒ：Ｉ−／り接続回路図、第２図は従来の
論理集積回路試験装置の回路構成を示すブロック接続回
路図である。 １・・・テスト情報入力部、 ２・・・制御部、 ３・・・パスライン、５
・・・大容量ＩＣメモリ・カード、 ７・・・試験用論理パターン発生部、 ８・・・テスト・ヘッド部、９・・・接続部。
構成を示すブｒ：Ｉ−／り接続回路図、第２図は従来の
論理集積回路試験装置の回路構成を示すブロック接続回
路図である。 １・・・テスト情報入力部、 ２・・・制御部、 ３・・・パスライン、５
・・・大容量ＩＣメモリ・カード、 ７・・・試験用論理パターン発生部、 ８・・・テスト・ヘッド部、９・・・接続部。
Claims (1)
- 被試験論理集積回路の機能試験に必要な入力用及び出力
判定用の試験用論理パターンを格納する着脱自在のメモ
リ・カードと、前記メモリ・カードから前記試験用論理
パターンを読出し試験プログラムが指定する周波数の試
験用論理パターンを順次発生する試験用論理パターン発
生部と、前記試験用論理パターンを被試験論理集積回路
に入力し、該集積回路の出力パターンを出力判定用の試
験パターンと照合検査するテスト・ヘッド部と、前記メ
モリ・カード、試験用論理パターン発生部及びテスト・
ヘッド部をそれぞれ試験プログラムで制御する制御部と
を含んで構成されることを特徴とする論理集積回路試験
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2066411A JPH03267777A (ja) | 1990-03-15 | 1990-03-15 | 論理集積回路試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2066411A JPH03267777A (ja) | 1990-03-15 | 1990-03-15 | 論理集積回路試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03267777A true JPH03267777A (ja) | 1991-11-28 |
Family
ID=13315028
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2066411A Pending JPH03267777A (ja) | 1990-03-15 | 1990-03-15 | 論理集積回路試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03267777A (ja) |
-
1990
- 1990-03-15 JP JP2066411A patent/JPH03267777A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100190214B1 (ko) | 반도체 집적회로 | |
| US6122762A (en) | Memory interface device and method for supporting debugging | |
| US6256760B1 (en) | Automatic test equipment scan test enhancement | |
| US6901542B2 (en) | Internal cache for on chip test data storage | |
| JPH03210483A (ja) | メモリ試験装置 | |
| JPH0658925B2 (ja) | 集積回路試験装置 | |
| KR20000034827A (ko) | 반도체 메모리 시험방법 및 그 장치 | |
| JPH11108998A (ja) | 集積回路のテスト装置 | |
| JPH03267777A (ja) | 論理集積回路試験装置 | |
| JP3080847B2 (ja) | 半導体記憶装置 | |
| JP2003248038A (ja) | 半導体素子の電気的検査法 | |
| JPH04169875A (ja) | 論理集積回路の試験方法 | |
| JP2001305188A (ja) | 半導体試験装置 | |
| JP2720761B2 (ja) | 半導体集積回路試験装置 | |
| JP2001043696A (ja) | 半導体試験装置および方法 | |
| JP2000195296A (ja) | メモリ試験装置 | |
| JPH02284077A (ja) | 論理集積回路の試験装置 | |
| JPS59225368A (ja) | 論理回路試験装置 | |
| JP3872197B2 (ja) | 半導体製品の製造方法 | |
| JPH0258800A (ja) | 半導体メモリ用オンチップテスト回路及びテスト方式 | |
| JPH09304486A (ja) | Ｉｃ試験装置 | |
| JPS6039186B2 (ja) | 半導体素子 | |
| JPS6065542A (ja) | 半導体集積回路の検査方法及びその検査装置 | |
| JPH0613445A (ja) | 大規模集積回路のウェハテスト方法 | |
| JPH0836900A (ja) | 集積回路装置の検査方法および検査装置 |