JPH04170111A - ２ステップ・フラッシュ型ａ／ｄコンバータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 Ａ／Ｄコンバータに関し、特に、上位ビットと下位ビッ
トとの２ステップに分けてＡ／Ｄ変換動作を行う２ステ
ップ・フラッシュ型Ａ／Ｄコンバータに関し、 小型化を達成することができる２ステップ・フラッシュ
型Ａ／Ｄコンバータを提供することを目的とし、 アナログ信号をデジタル信号に変換する際に、上位ビッ
トと下位ビットとの２ステップに分けて変換動作を行う
２ステップ・フラッシュ型Ａ／Ｄコンバータにおいて、
一方の入力端にそれぞれアナログ信号が供給される複数
の比較器と、該比較器の他方の入力端にそれぞれ接続さ
れたスイッチ部と、直列に接続されており、異なる基準
電圧を前記スイッチ部の上位ビット用入力端にそれぞれ
供給する複数の抵抗郡と、前記比較器の出力端にそれぞ
れ接続され、該比較器の出力をラッチして、１つのアナ
ログスイッチ部から異なる基準電圧を前記スイッチ部の
下位ビット用入力端に供給させる複数のラッチ回路と、
前記比較器の出力端に接続されたエンコーダと、該エン
コーダに接続された上位ビット用ラッチ回路及び下位ビ
ット用ラッチ回路と、を含み、前記スイッチ部は、上位
ビットの変換動作の際に、各抵抗郡からの異なる基準電
圧を各比較器の他方の入力端に供給し、一方、下位ビッ
トの変換動作の際に、１つのアナログスイッチ部からの
異なる基準電圧を各比較器の他方の入力端に供給するよ
うに構成する。

〔産業上の利用分野〕

本発明は、Ａ／Ｄコンバータに関し、特に、上位ビット
と下位ビットとの２ステップに分けてＡ／Ｄ変換動作を
行う２ステップ・フラッシュ型Ａ／Ｄコンバータに関す
る。

Ａ／Ｄコンバータは、ビット数の増加に伴い、多くのコ
ンパレータを必要とするため、該Ａ／Ｄコンバータの小
型化を図ることが困難である。そこで、現在、上位ビッ
トと下位ビットとの２ステップに分けてＡ／Ｄ変換動作
を行う２ステップ・フラッシュ型Ａ／Ｄコンバータが使
用されている。

この種のＡ／Ｄコンバータにおいては、コンパレータの
個数を減少させることができるため、Ａ／Ｄコンバータ
の小型化を達成できる。

しかしながら、この程度のＡ／Ｄコンバータの小型化で
は、実用上不充分であり、Ａ／Ｄコンバータの更なる小
型化が望まれている。

〔従来の技術〕

２ステップ・フラッシュ型Ａ／Ｄコンバータにおいては
、上位ビットのＡ／Ｄ変換動作用に、比較器及びエンコ
ーダを設け、更に、下位ビットのＡ／Ｄ変換動作用に、
他の比較器及びエンコーダを設けていた。

なお、従来の２ステップ・フラッシュ型Ａ／Ｄコンバー
タについては、例えば、トランジスタ技術５ＰＥＣＩＡ
Ｌ　　Ｎｏ、１６．第８ページの記載及び特開昭５８−
９４２６号公報を参照されたい。

〔発明が解決しようとする課題〕

しかし、このように上位ビット用、下位ビ・ソト用に、
別個に、比較器及びエンコーダを設けていたため、Ａ／
Ｄコンバータの面積が大きくなり、Ａ／Ｄコンバータを
小型化することが困難である。

本発明の目的は、小型化を達成することができる２ステ
ップ・フラッシュ型Ａ／Ｄコンバータを提供することに
ある。

〔課題を解決するための手段〕

本発明は、アナログ信号をデジタル信号に変換する際に
、上位ビットと下位ビットとの２ステップに分けて変換
動作を行う２ステップ・フラッシュ型Ａ／Ｄコンバータ
において、一方の入力端にそれぞれアナログ信号が供給
される複数ＣＯの他方の入力端にそれぞれ接続されたス
ｍ−１ イッチ部Ｓ　−８と、直列に接続されており、１　　　
ｍ−１ 異なる基準電圧ｖ　〜Ｖ　　を前記スイッチ部１、　　
ｍ−１ Ｓ　−８の上位ビット用入力端Ｍ−Ｍにそれ１　　　ｍ
−１ ぞれ供給する複数の抵抗郡と、前記比較器ＣＯ１〜ＣＯ
の出力端にそれぞれ接続され、該比較器ｃｏ　　−ｃｏ
　　　の出力をラッチして、１つのｌ　　　　ｍ−１ アナログスイッチ部ＡＳ、から異なる基準電圧を前記ス
イッチ部Ｓ　−８の下位ビット用入力ｌ　　　ｍ−１ 端Ｌ−Ｌに供給させる複数のラッチ回路ＨＸ１〜ＨＸ　
　　と、前記比較器ｃｏ　　−ｃｏ　　　の出力ｍ−１
１ｍ−１ 端に接続されたエンコーダＥと、該エンコーダＥに接続
された上位ビット用ラッチ回路Ｍ１〜Ｍ、／２及び下位
ビット用ラッチ回路Ｌ１〜Ｌｆｆ／２と、を含み、前記
スイッチ部Ｓ　−８は、上１　　　ｍ−１ 位ビットの変換動作の際に、各抵抗郡からの異なる基準
電圧ｖ　〜Ｖ　　を各比較器ｃｏ１〜１　　　　　　ｍ
−１ ＣＯの他方の入力端に供給し、一方、下位ビットの変換
動作の際に、１つのアナログスイッチ部ＡＳ、からの異
なる基準電圧を各比較器ＣＯ１■ 〜Ｃ○　　の他方の入力端に供給するように構成されて
いることを特徴とする。

〔作用〕

本発明において、まず、上位ビット・の変換動作時には
、スイッチ部（Ｓ−８）は、各抵抗ｍ−１ 郡からの異なる基準電圧（Ｖ−Ｖ）を６比ｍ−１ 較器（ＣＯ１〜ＣＯｍ−１）の他方の入力端に供給１　
　　　ｍ−１ する。これにより、各比較器（ＣＯ１〜ＣＯｍ’　　−
Ｃｏ　　　）１ｍ−１ は、該基準電圧（Ｖ−Ｖ）を入力されるアｌ　　　ｍ−
１ ナログ信号と比較し、その比較出力をエンコーダ（Ｅ）
を介して上位ビット用ラッチ回路（Ｍ−Ｍ）に供給する
。、また、このとき、−Ｉ　　　　ｎ／２ ラッチ回路（ＨＸ−ＨＸ）は、各比較器１　　　　ｍ−
１ （ｃｏ−ｃｏ）の出力をラッチし、該ラッｌ　　　　ｍ
−１ 子回路（ＨＸ−ＨＸ）からの出力により、１　　　　ｍ
−１ １つのアナログスイッチ部（ＡＳ、）は、異なる基準電
圧をスイッチ部（Ｓ−Ｓ）に供給す１　　　ｍ−す る。

その後、下位ビットの変換動作時には、スイッチ部（Ｓ
−Ｓ）は、前記１つのアナログ信号ト１ イッチ部（Ａｓ、）からの異なる基準電圧を６比！ 較器（ＣＯ１〜ＣＯｍ−ＣＯ）の他方の入力端に供給１
　　　　ｍ−１ する。これにより、各比較器（ｃｏ−ｃｏ）１　　　　
ｍ−１ は、基準電圧を入力されるアナログ信号と比較し、その
比較出力をエンコーダ（Ｅ）を介して下位ビット用ラッ
チ回路（Ｌ−Ｌ）にｉ　　　ｎ／２ 供給する。なお、このとき、ラッチ回路（ＨＸ１〜ＨＸ
　　　）は、現在の状態を維持し、比較器（ＣＯ１〜Ｃ
Ｏｍ　　〜ＣＯ）の出力によりその状態が変ｌ　　　　
ｍ−１ 化しない。

以上のようにして、アナログ信号は、上位ビットの変換
動作と下位ビットの変換動作との２ステップに分けてＡ
／Ｄ変換される。そして、上位ビットの変換時及び下位
ビットの変換時の両者の場合に、１組の比較器（ＣＯ１
〜ＣＯｍ　　〜Ｃ０ｍ−１）が共通に使用され、該比較
器（ＣＯ１〜ＣＯｍ−１）への１　　　　ｍ−１ 基準電圧は、スイッチ部（Ｓ−Ｓ）により１　　　ｍ−
１ 切り換えられる。

〔実施例〕

以下、図面に基づいて本発明の好適な実施例を説明する
。

第１図には、本発明の実施例による２ステップ・フラッ
シュ型Ａ／Ｄコンバータの回路が示されている。

第１図において、符号■　、■　は、基準電圧を示し、
ｖｏ＞ｖｏｏの関係がある。基準電圧Ｖ［＋。

”ＧＯの間には、直列に接続されたｍ個の抵抗郡が配置
されており、該抵抗郡からは、異なる基準電圧ｖ　−■
　　が出力される。なお、ｖｏ〉Ｉ　　　　　　ｍ−１ Ｖ　＞Ｖ　＞Ｖ　＞・・・＞Ｖ　　＞Ｖ　　＞Ｖの１　
　　　２　　　　３　　　　　　　　　ｍ−２ｍ−１０
ｎ関係がある。また、アナログスイッチ部ＡＳｌ〜ＡＳ
　　　は、同一の構成を有し、１つのアナログスイッチ
部ＡＳ、は、ｍ−１個のスイッチＴ１〜Ｔ　　を含みｍ
個の抵抗Ｒ１〜Ｒｍにそれぞれ接続される。

アナログスイッチ部ＡＳ　　−ＡＳ　　　の出力端１゛
ｍ−１ は、スイッチ部Ｓ　　−８の下位ビット用入力ｌ　　　
ｍ−１ 端Ｌ−Ｌに接続され、該スイッチ部８１〜Ｓｍ−１−１
０＝ の出力端ｘ−ｘは、比較器ｃｏ　　−ｃｏユニーの（＋
）側入力端に接続されている。なお、スイッチ部Ｓ　−
８は、同一の構成を有し、スイッ１　　　ｍ−１ チ部Ｓ、は、２個のスイッチＱ　ＳＱ２を有する＋１ （第２図参照）。比較器ｃｏ　　−ｃｏ　　　の（−）
１　　　　ｍ−１ 側入力端には、アナログ信号が供給され、該比較器ＣＯ
〜ＣＯの比較出力は、ＮＯＲ回１　　　　ｍ−１ 路Ｂ　　−Ｂ　　　を介して、エンコーダＥに供給さ１
　　　　　ｍ−１ れる。エンコーダＥには、上位ビット用ラッチ回路Ｍ　
　−Ｍ　　　及び下位ビット用ラッチ回路１ｎ／２ Ｌ　　−Ｌ　　　が接続されている。なお、ＮＯＲ回１
ｎり２ 路Ｂ　　−Ｂ　　　の他方の入力端には、上段の比較ｍ
−１ 器からの比較出力が反転回路Ｎ　　−Ｎ　　　を介しＩ
　　　ｍ−１ て供給される。

前記ＮＯＲ回路Ｂ　　−Ｂ　　　からの出力は、うＩ　
　　ｍ−１ ッチ回路ＨＸ　　−ＨＸ　　　にも供給され、該ラツｍ
−１ 子回路ＨＸ　　−ＨＸ　　　によりラッチされる。

１　　　　ｍ−１ そして、ラッチ回路ＨＸ　　−Ｅ（Ｘ　　　の出力によ
１　　　　ａ＋−１ す、１つのアナログスイッチ部ＡＳ、内のスイッチＴ　
〜Ｔ　　がオン状態になり１．この結果、１　　　　　
ｍ−１ 該１つのアナログスイッチ部ＡＳ　　のスイッチ　５Ｔ
　　−Ｔ　　　から、異なる基準電圧ｖ１．１〜１　　
　　　　ｍ−１ ｖｉ・（ｍ−１）が出力される。この基準電圧１．１０
．（Ｉｎ−１）は、前記スイッチ部ＳＩＶ　、　　　　
　〜■ 〜Ｓ　　の下位ビット用入力端Ｌ−Ｌに供給されｍ−す る。

次に、上記Ａ／Ｄコンバータの作用を説明する。

まず、上位ビットの変換動作時について説明する。

スイッチ部Ｓ　−８において、クロック化１　　　　　
ｍ−１ 号φ、φにより、スイッチＱ　　−Ｑ、は、オン状態に
なり、スイッチＱ　−Ｑ２は、オフ状態になる。また、
ラッチ回路ＨＸ　　−ＨＸ　　　は、ラツｍ−１ 子信号φ　、φ１により、ラッチ可能状態になる。

また、ラッチ信号φ　、φ　により、上位ビット用ラッ
チ回路Ｍ　　−Ｍ　　　は、オン状態になり、１０／２ 下位ビット用ラッチ回路Ｌ　　−Ｌ　　　は、φ３、Ｉ
　　　　　ｎ／２ φ３のラッチ信号によりオフ状態になる。

上述のように、スイッチ部Ｓ　−８内のスｍ−１ イッチＱ　　−Ｑ、は、オン状態であるので、各紙抗郡
からの異なる基準電圧ｖ　−■　　は、スイ１　　　ｍ
−１ ッチ部Ｓ　−８を介して、比較器ｃｏ１〜Ｉ　　　　　
　ｍ−１ ＣＯに供給される。比較器ＣＯ１〜Ｃ００−１は、基準
電圧Ｖ　〜■　　を入力されるアナログ１　　　ｍ−１ 信号と比較し、その比較結果を出力する。例えば、アナ
ログ信号の電圧が基準電圧ｖ２より低く且つ基準電圧Ｖ
　より高いとすると、比較器ＣＯ１、ＣＯ２からの比較
出力はｒＨＪレベルであり、−方、比較器ｃｏ　　−ｃ
ｏ　　　からの比較出力はｍ−１ ｒＬＪレベルである。それゆえ、ＮＯＲ回路Ｂ３からの
出力のみが「Ｈ」レベルになり、一方、ＮＯＲ回路回路
　、Ｂ　　、Ｂ　　、〜、Ｂ　　からの１　　２．４　
　　　　ｍ−１ 出力はｒＬＪレベルになる。これらのＮＯＲ回路回路　
−Ｂ　　　からの出力は、エンコーダＥに供給１　　　
ｍ−１ され、該エンコーダＥの出力により、上位ビット用ラッ
チ回路Ｍ　　−Ｍ　　　はラッチされる。

１ｎ／２ 前記ＮＯＲ回路Ｂ　　−Ｂ　　　からの出力は、う１　
　　ｍ−１ ッチ回路ＨＸ　　−ＨＸ　　　にも供給され、該ラッ１
　　　　ｍ−１ 子回路ＨＸ　　−ＨＸ　　　によりラッチされる。前ｌ
　　　　ｍ−１ 述したように、ＮＯＲ回路Ｂ３からの出力のみがｒＨＪ
レベルであると、ラッチ回路ＨＸ３からの出力のみがｒ
ＨＪレベルになる。この結果、１つのアナログスイッチ
部Ａ　Ｓ　ａ内の全てのスイッチＴ　　−Ｔ　　　はオ
ン状態になり、該スイ・ソチ１　　　　　ｍ−１ Ｔ　　−Ｔ　　　からの異なる基準電圧ｖ３．１１１　
　　　　ｍ−１ ｖ　　　１■　　　、〜、”３　６ｍ−１は、スイツ３
　・　２　　　３　・　３ チ部Ｓ　−８に供給される。ここで、スイツ１　　　　
　ｍ−１ チ部ｓ　　−ｓ　　　において、スイッチＱ　−Ｑ２Ｉ
　　　　　ｍ−１２ はオフ状態であるので、基準電圧Ｖ３．１、Ｖ　　　　
、Ｖ　　　　、〜、■　　　　は、比較器３　・２　　
　３　・　３　　　　　　３　・ｍ−１ｃｏ　　−ｃｏ
　　　に供給されることはない。また、ｍ−１ 基準電圧について、■２　＞　Ｖａ　、　ｔ　＞　Ｖａ
、　２　＞〉■　の関係がある。

”°〉”３　　＠ｍ−１３ 以上のようにして、上位ビットの変換動作がなされ、エ
ンコーダＥの出力により、上位ビット用ラッチ回路Ｍ　
　−Ｍ　　　がラッチされる。

１ｎ／２ その後、下位ビットの変換動作がなされ、以下、下位ビ
ットの変換動作について説明する。

スイッチ部Ｓ　−８において、クロック化１　　　　　
ｍ−１ 号φ、φにより、スイッチＱ　　−Ｑｌはオフ状態一　
　１４　　− になり、スイッチＱ　−Ｑ２はオン状態になる。

また、ラッチ回路ＨＸ　　−ＨＸ　　　は、ラッチ信１
　　　　ｍ−１ 号φ　、φ１により、現在の状態を維持し、■ ＮＯＲ回路回路　−Ｂ　　　の出力によってはその状ｍ
−１ 態が変化しない。すなわち、ラッチ回路ＨＸ３からの出
力のみがｒＨＪレベルであり、この結果、アナログスイ
ッチ部ＡＳ３内のスイッチＴ１〜Ｔ　　は、オン状態で
ある。また、ラッチ信号φ　、φ２により、上位ビット
用ラッチ回路Ｍ１〜Ｍ、／２は、オフ状態になり、現在
の状態を維持し下位ビット用ラッチ回路Ｌ　　−Ｌ　　
　は、う゛ツ１ｎ／２ 子信号φ　、φ３によりオン状態になる。

上述のように、スイッチ部Ｓ　−８内のスＩ　　　　　
ｍ−１ イッチＱ２〜Ｑ２は、オン状態であり、且つ、アナログ
スイッチ部Ａ　Ｓ　ａ内のスイッチＴｌ〜Ｔ　　は、オ
ン状態であるので、該スイッチＴ１〜Ｔｆｆｌ−１から
の異なる基準電圧■３．１、■３．２、〜、Ｖ　ａ　　
、　ｍ−１＋ｔ、スイッチ部Ｓ１〜Ｓ　　を介して、比
較器ＣＯ〜ＣＯに供給ｍ−１１ｍ−１ される。比較器ＣＯ〜ＣＯは、基準電圧１　　　　ｍ−
１ ｖ　　　　、ｖ　　　　、〜、■３−ｍ−１を入力され
３　＃　１　　　３　・　２ るアナログ信号と比較し、その比較結果を出力する。例
えば、アナログ信号の電圧が基準電圧ｖ３．１より低く
且つ基準電圧■　、　より高いとすると、比較器ＣＯ０
からの比較出力はｒＨＪレベルであり、一方、比較器Ｃ
Ｏ〜ＣＯかｍ−１ らの比較出力はｒＬＪレベルである。それゆえ、ＮＯＲ
回路Ｂ２からの出力のみがｒＨＪレベルになり、一方、
ＮＯＲ回路回路ＳＢ３、〜、Ｂｍ−１からの出力はｒＬ
Ｊレベルになる。これらのＮＯＲ回路回路　−Ｂ　　　
からの出力は、エンコー１　　　ｍ−１ ダＥに供給され、該エンコーダＥの出力により、下位ビ
ット用ラッチ回路Ｌ　　−Ｌ　　　はラッチさ１ｎ／２ れる。なお、ＮＯＲ回路回路　−Ｂ　　　からの出力ｆ
ｆ１−１ は、ラッチ回路ＨＸ　　−ＨＸ　　　にも供給される１
　　　　ｍ−１ が、前述したように、ＮＯＲ回路回路　−Ｂ　　　かＩ
　　　ｍ−１ らの出力によってラッチ回路ＨＸ、〜ＨＸｌｌｌ−１の
状態が変化することはない。

以上のようにして、下位ビットの変換動作がなされ、エ
ンコーダＥの出力により、下位ビット用・　−１５− ラッチ回路Ｌ　　−Ｌ　　　がラッチされる。

ｉ　　　ｎ／２ 〔発明の効果〕 以上説明したように、本発明によれば、比較器及びエン
コーダを上位ビットの変換動作と下位ビットの変換動作
との２つのステップで共用しているので、比較器及びエ
ンコーダは、従来のＡ／Ｄコンバータと比較して、半分
の個数でよい。

従って、Ａ／Ｄコンバータの面積が小さくなり、Ａ／Ｄ
コンバータを小型化することができる。また、これに伴
い消費電力を少なくすることができる。

【図面の簡単な説明】

第１図は、本発明の実施例による２ステップ・フラッシ
ュ型Ａ／Ｄコンバータの回路図、第２図は、スイッチ部
の回路図である。 Ａｓ、−ＡＳｍ・・・アナログスイッチ部Ｓ　−８・・
・スイッチ部 ｍ−１ ｃｏ　　−ｃｏ　　　・・・比較器 １　　　　　ｍ−１ −１７＝ ＝　　１６　− ＨＸ、−ＨＸｆｆｌ・・・ラッチ回路 Ｅ・・・エンコーダ Ｍ　　−Ｍ　　　・・・上位ビット用ラッチ回路ｉ　　
　ｎ／２ Ｌ　　−Ｌ　　　・・・下位ビット用ラッチ回路１ｎ／
２ 出願人代理人　　石　　川　　泰　　男＝　１８　−

Claims (1)

1. 【特許請求の範囲】 アナログ信号をデジタル信号に変換する際に、上位ビッ
   トと下位ビットとの２ステップに分けて変換動作を行う
   ２ステップ・フラッシュ型Ａ／Ｄコンバータにおいて、 一方の入力端にそれぞれアナログ信号が供給される複数
   の比較器（ＣＯ＿１〜ＣＯ＿ｍ＿−＿１）と、該比較器
   （ＣＯ＿１〜ＣＯ＿ｍ＿−＿１）の他方の入力端にそれ
   ぞれ接続されたスイッチ部（Ｓ＿１〜Ｓ＿ｍ＿−＿１）
   と、 直列に接続されており、異なる基準電圧（Ｖ＿１〜Ｖ＿
   ｍ＿−＿１）を前記スイッチ部（Ｓ＿１〜Ｓ＿ｍ＿−＿
   １）の上位ビット用入力端（Ｍ〜Ｍ）にそれぞれ供給す
   る複数の抵抗郡と、 前記比較器（ＣＯ＿１〜ＣＯ＿ｍ＿−＿１）の出力端に
   それぞれ接続され、該比較器（ＣＯ＿１〜ＣＯ＿ｍ＿−
   ＿１）の出力をラッチして、１つのアナログスイッチ部
   （ＡＳ＿ｉ）から異なる基準電圧を前記スイッチ部（Ｓ
   ＿１〜Ｓ＿ｍ＿−＿１）の下位ビット用入力端（Ｌ〜Ｌ
   ）に供給させる複数のラッチ回路（ＨＸ＿１〜ＨＸ＿ｍ
   ＿−＿１）と、 前記比較器（ＣＯ＿１〜ＣＯ＿ｍ＿−＿１）の出力端に
   接続されたエンコーダ（Ｅ）と、該エンコーダ（Ｅ）に
   接続された上位ビット用ラッチ回路（Ｍ＿１〜Ｍ＿ｎ＿
   ／＿２）及び下位ビット用ラッチ、回路（Ｌ＿１〜Ｌ＿
   ｎ＿／＿２）と、を含み、前記スイッチ部（Ｓ＿１〜Ｓ
   ＿ｍ＿−＿１）は、上位ビットの変換動作の際に、各抵
   抗郡からの異なる基準電圧（Ｖ＿１〜Ｖ＿ｍ＿−＿１）
   を各比較器（ＣＯ＿１〜ＣＯ＿ｍ＿−＿１）の他方の入
   力端に供給し、一方、下位ビットの変換動作の際に、１
   つのアナログスイッチ部（ＡＳ＿ｉ）からの異なる基準
   電圧を各比較器（ＣＯ＿１〜ＣＯ＿ｍ＿−＿１）の他方
   の入力端に供給するように構成されていることを特徴と
   する２ステップ・フラッシュ型Ａ／Ｄコンバータ。