JPH03143024A - エミッタフォロア回路 - Google Patents
エミッタフォロア回路Info
- Publication number
- JPH03143024A JPH03143024A JP28079189A JP28079189A JPH03143024A JP H03143024 A JPH03143024 A JP H03143024A JP 28079189 A JP28079189 A JP 28079189A JP 28079189 A JP28079189 A JP 28079189A JP H03143024 A JPH03143024 A JP H03143024A
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- JP
- Japan
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- emitter
- emitter follower
- transistor
- comparator
- comparators
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、並列型アナログ・デジタル変換器のコンパレ
ータの入力前段に使用されるエミッタフォロア回路に関
し、特にその高周波特性の改善に関する。
ータの入力前段に使用されるエミッタフォロア回路に関
し、特にその高周波特性の改善に関する。
〈従来の技術〉
従来の並列型アナログ・デジタル変換器について簡単に
説明すると次の通りである。アナログ値の入力電圧Ｖ、
ｎを複数個のコンパレータによってそれぞれに異なる基
準電圧と同時に比較し、その複数個のコンパレータの出
力（２値出力）をエンコーダを介してデジタルコード（
通常バイナリ−コード）に変換する。このようにして、
入力アナログ電圧をデジタル変換するものである。
説明すると次の通りである。アナログ値の入力電圧Ｖ、
ｎを複数個のコンパレータによってそれぞれに異なる基
準電圧と同時に比較し、その複数個のコンパレータの出
力（２値出力）をエンコーダを介してデジタルコード（
通常バイナリ−コード）に変換する。このようにして、
入力アナログ電圧をデジタル変換するものである。
このような並列型アナログ・デジタル変換器では通常各
コンパレータの前段にエミッタフォロア回路が使用され
る。第６図にこの種の従来例を示し、第７図にはその内
のＩＶ１分についての詳細な構成を示す、第７において
、トランジスタＴｒ１でなる部分がエミッタフォロア回
路で、それに続く回路はコンパレータである。コンパレ
ータはトランジスタ′ｒ１１’ ”’１２よりなり、両
トランジスタのエミッタは共通接続され、タロツクＣＫ
でオン・オフされるスイッチングトランジスタＴ１３を
介して定電流回路ＣＣに接続されている。トランジスタ
１゛１１のベースにはエミッタフォロア回路のトランジ
スタ’ｒ１のエミッタ出力が加えられ、他方のトランジ
スタ１゛ のベースには基準電圧Ｖｒｅｆが２ 加えられている。
コンパレータの前段にエミッタフォロア回路が使用され
る。第６図にこの種の従来例を示し、第７図にはその内
のＩＶ１分についての詳細な構成を示す、第７において
、トランジスタＴｒ１でなる部分がエミッタフォロア回
路で、それに続く回路はコンパレータである。コンパレ
ータはトランジスタ′ｒ１１’ ”’１２よりなり、両
トランジスタのエミッタは共通接続され、タロツクＣＫ
でオン・オフされるスイッチングトランジスタＴ１３を
介して定電流回路ＣＣに接続されている。トランジスタ
１゛１１のベースにはエミッタフォロア回路のトランジ
スタ’ｒ１のエミッタ出力が加えられ、他方のトランジ
スタ１゛ のベースには基準電圧Ｖｒｅｆが２ 加えられている。
なお、コンパレータの出力は通常ラッチ回路により前記
クロックを反転したクロックによりラッチされるように
なっているが、ここではそのようなラッチ回路およびそ
の動作には直接関係がないので図示および説明を省略す
る。
クロックを反転したクロックによりラッチされるように
なっているが、ここではそのようなラッチ回路およびそ
の動作には直接関係がないので図示および説明を省略す
る。
このような回路では、スイッチングトランジスタ′■’
１３がオンの状態において、アナログ人力Ｖ１゜が高く
なってゆきトランジスタ１′１１のベース電圧が基準電
圧ｖｒｅｆを越すと、Ｉ・ランジスタ′「１１がオンと
なり、トランジスタＴｒ１のエミッタよりトランジスタ
１゛１１のベースへ電流が注入する。トランジスタ］゛
１１がオンになるときには大きなベース電流が必要であ
る。
１３がオンの状態において、アナログ人力Ｖ１゜が高く
なってゆきトランジスタ１′１１のベース電圧が基準電
圧ｖｒｅｆを越すと、Ｉ・ランジスタ′「１１がオンと
なり、トランジスタＴｒ１のエミッタよりトランジスタ
１゛１１のベースへ電流が注入する。トランジスタ］゛
１１がオンになるときには大きなベース電流が必要であ
る。
逆に、アナログ人力Ｖ１ｏが低くなってゆくときは逆に
トランジスタＴ１１のベースから電流を引き抜く。
トランジスタＴ１１のベースから電流を引き抜く。
〈発明が解決しようとする課題〉
しかしながら、アナログ入力信号の周波数が高くなると
、アナログ人力Ｖ１ｎが高くなってもトランジスタ””
１１のベースへの注入電流が十分大さくならないために
、トランジスタ１゛１１がオンになるタイミングか遅れ
る（立ち上がりが緩やかになる）という問題がある。
、アナログ人力Ｖ１ｎが高くなってもトランジスタ””
１１のベースへの注入電流が十分大さくならないために
、トランジスタ１゛１１がオンになるタイミングか遅れ
る（立ち上がりが緩やかになる）という問題がある。
すなわち、第８図に示すように、エミッタフォロア［！
Ｊ回路に正弦波を入力してもｌ・ランジスタＴ１１のベ
ース電圧は上下非対称あるいは立ち上がりと立ち下がり
が非対称な波形になってしまい、歪が生じるという問題
かあった。
Ｊ回路に正弦波を入力してもｌ・ランジスタＴ１１のベ
ース電圧は上下非対称あるいは立ち上がりと立ち下がり
が非対称な波形になってしまい、歪が生じるという問題
かあった。
本発明の目的は、このような点に鑑みてなされたもので
、上下非対称あるいは立ち上がりと立ち下がりが非対称
となるような歪を低減することのできるエミッタフォロ
ア回路を提供することにある。
、上下非対称あるいは立ち上がりと立ち下がりが非対称
となるような歪を低減することのできるエミッタフォロ
ア回路を提供することにある。
く課題を解決するための手段〉
このような目的を達成するための本発明は、並列型アナ
ログ・デジタル変換器の複数個のコンパレータのそれぞ
れに前置するエミッタフォロア回路であって、 エミッタフォロアの各トランジスタのベースに共通にア
ナログ入力信号を加えると共に各トランジスタのエミッ
タを接続するようにしたことを特徴とする。
ログ・デジタル変換器の複数個のコンパレータのそれぞ
れに前置するエミッタフォロア回路であって、 エミッタフォロアの各トランジスタのベースに共通にア
ナログ入力信号を加えると共に各トランジスタのエミッ
タを接続するようにしたことを特徴とする。
く作用〉
エミッタフォロアの各トランジスタのエミッタを接続す
ることにより、コンパレータがＬＯＷからＨＩ Ｇ ）
ｉに遷移したときにそのコンパレータの前段のトランジ
スタのエミッタ電位の低下を、隣り合うトランジスタか
らの電流の援助により補償する。
ることにより、コンパレータがＬＯＷからＨＩ Ｇ ）
ｉに遷移したときにそのコンパレータの前段のトランジ
スタのエミッタ電位の低下を、隣り合うトランジスタか
らの電流の援助により補償する。
〈実施例〉
以下図面を参照して本発明の詳細な説明する。
第１１ａｌは本発明に係るエミッタフォロア回路の一実
施例を示す梢成図である。図において、′■゛１．１゜
Ｔ ’ｒ 、、、Ｔ、、はエミッタフォロアの
１・ｒ２’ ｒ３’ ランジスタで、そのベースには共通にアナログ入力電圧
■、。が与えられている。また、各トランジスタのエミ
ッタは共通に接続されていて、同電位となっている。な
お、各トランジスタのコレクタおよびエミッタはそれぞ
れ抵抗を介して適宜の電圧ラインに接続されている。
施例を示す梢成図である。図において、′■゛１．１゜
Ｔ ’ｒ 、、、Ｔ、、はエミッタフォロアの
１・ｒ２’ ｒ３’ ランジスタで、そのベースには共通にアナログ入力電圧
■、。が与えられている。また、各トランジスタのエミ
ッタは共通に接続されていて、同電位となっている。な
お、各トランジスタのコレクタおよびエミッタはそれぞ
れ抵抗を介して適宜の電圧ラインに接続されている。
１０．２０．、、、ｎはそれぞれ第７図に示す回路と同
等のコンパレータであり、各コンパレータ１０には対応
するエミッタフォロアの各トランジスタのエミッタ出力
が入力される。
等のコンパレータであり、各コンパレータ１０には対応
するエミッタフォロアの各トランジスタのエミッタ出力
が入力される。
このような構成における動作を説明する。アナログ人力
Ｖ１ｎが高くなってゆき、点Ｂ（トランジスタＴｒ２の
エミッタ）につながるコンパレータ２０がＬ ＯＷから
ＨＩＧＨになるときは、大きな電流をコンパレータ２０
に注入し、そのために点Ｈの電位は両隣の点Ａ（トラン
ジスタ”’ｒ１のエミッタ）および点Ｃ（トランジスタ
１゛、３のエミッタ）より低くなる。
Ｖ１ｎが高くなってゆき、点Ｂ（トランジスタＴｒ２の
エミッタ）につながるコンパレータ２０がＬ ＯＷから
ＨＩＧＨになるときは、大きな電流をコンパレータ２０
に注入し、そのために点Ｈの電位は両隣の点Ａ（トラン
ジスタ”’ｒ１のエミッタ）および点Ｃ（トランジスタ
１゛、３のエミッタ）より低くなる。
しかしながら、この場合点ｎには点Ａと点Ｃより電流が
流れ込み、コンパレータ２０がり、 ＯＷがらＨＩＧＨ
になるのをトランジスタ゛”ｒｌ’ ”’ｒ３が援助す
ることになる。これにより点Ｂの電位の降下が抑えられ
、従来例に見られるような上下非対称あるいは立ちＬか
つと立ち下がりか非対称になるようなＴは低減される。
流れ込み、コンパレータ２０がり、 ＯＷがらＨＩＧＨ
になるのをトランジスタ゛”ｒｌ’ ”’ｒ３が援助す
ることになる。これにより点Ｂの電位の降下が抑えられ
、従来例に見られるような上下非対称あるいは立ちＬか
つと立ち下がりか非対称になるようなＴは低減される。
コンパレータ２０がＬ ＯＷからト１１ Ｇ ］（にな
るときには、他のコンパレータはＬＯＷあるいは）４Ｉ
Ｇ Ｈの状、１フてあって、状態の遷移は同時に起ら
ないため、コンパレータ２０と比べて電流変化は少なく
、点Ａ、Ｃ，，，，Ｘの電位はアナログ入力電圧Ｖ に
ｉ！２従している。
るときには、他のコンパレータはＬＯＷあるいは）４Ｉ
Ｇ Ｈの状、１フてあって、状態の遷移は同時に起ら
ないため、コンパレータ２０と比べて電流変化は少なく
、点Ａ、Ｃ，，，，Ｘの電位はアナログ入力電圧Ｖ に
ｉ！２従している。
なお、本発ＩＩ！ｊは上記実施例の構成に限定されるも
のではなく、次のような構成とすることも可能である。
のではなく、次のような構成とすることも可能である。
■第１図では各エミッタを共通接続としているが、第２
図に示すように各ダミツタを抵抗を介して直列的に接続
するようにしてもよい、このような構成によれば高周波
領域での定作波の発生□抑えることかできる。
図に示すように各ダミツタを抵抗を介して直列的に接続
するようにしてもよい、このような構成によれば高周波
領域での定作波の発生□抑えることかできる。
■第１図で、点Ｂは点Ａ、Ｃの両１１Ｔ！Ｉから電流の
援助があるが、点Ａでは右旧の点Ｂ、点Ｘでは左ｆ＋！
ＩＪの点よりしか電流の援助が得られない、この両端の
２点は他の点と条件が異なる。これを補正するために、
第３図に示すように両端にダミーのエミッタフォロア′
Ｖ、。、”ｒｎ＋１を付加するようにしてもよい。
援助があるが、点Ａでは右旧の点Ｂ、点Ｘでは左ｆ＋！
ＩＪの点よりしか電流の援助が得られない、この両端の
２点は他の点と条件が異なる。これを補正するために、
第３図に示すように両端にダミーのエミッタフォロア′
Ｖ、。、”ｒｎ＋１を付加するようにしてもよい。
■互いに接続するエミッタは、第４図に示すように、連
続する基準電圧Ｖｒｅｆに対応する点である。
続する基準電圧Ｖｒｅｆに対応する点である。
しかし、アナログ入力信号が高周波の場合はコンパレー
タの速度には限度かあるので、Ｌ ＯＷからＨＩ Ｇ
Ｈに遷移する：７ンパレータが同時に２個以上存在する
場合がある。この同時に遷移するコンパレータは隣り合
う基準電圧Ｖｒｅｆに対応するものである（例えば、第
４図においてコンパレータ２０と３０）。したがって、
同時に複数個のコンパレータが遷移してしまうような高
周波領域では、第４図のように連続する基準電圧Ｖｒｏ
ｆに対応するエミッタを接続しても、上記のように理想
的には動作しにくくなる。
タの速度には限度かあるので、Ｌ ＯＷからＨＩ Ｇ
Ｈに遷移する：７ンパレータが同時に２個以上存在する
場合がある。この同時に遷移するコンパレータは隣り合
う基準電圧Ｖｒｅｆに対応するものである（例えば、第
４図においてコンパレータ２０と３０）。したがって、
同時に複数個のコンパレータが遷移してしまうような高
周波領域では、第４図のように連続する基準電圧Ｖｒｏ
ｆに対応するエミッタを接続しても、上記のように理想
的には動作しにくくなる。
そこで２第５図に示すように、連続する基準電圧Ｖ、。
ｆに対↓６するコンパレータを連続には並べずに、互い
違いに並べることによりこれを防ぐことができる。
違いに並べることによりこれを防ぐことができる。
すなわち、第５図に示ずように基準電圧Ｖ、。ｆを一直
線ではなく折り返して、コンパレータを１０、ｎ、２０
．ｎ−１，３０，、、、の順に並べ、連続する基準電圧
ｖｒｅｆに対応するコンパレータか隣り合わないように
構成する。
線ではなく折り返して、コンパレータを１０、ｎ、２０
．ｎ−１，３０，、、、の順に並べ、連続する基準電圧
ｖｒｅｆに対応するコンパレータか隣り合わないように
構成する。
なお、本発明はこれらの実Ｉ＠例に限定されるものでは
なく、エミッタフォロアの各トランジスタのダミツタを
回路上なんらかの形で接続するという点をＪＹＩする限
りは、他のいがなる構成も適用し得るものである。
なく、エミッタフォロアの各トランジスタのダミツタを
回路上なんらかの形で接続するという点をＪＹＩする限
りは、他のいがなる構成も適用し得るものである。
〈発明の効果〉
以上詳細に説明したように、本発り」によれば、各ダミ
・ｙタフォロアのトランジスタのダミツタを接続するこ
とにより、並列型アナログデジタル変換器において１つ
のコンパレータがＬＯＷから）ｆ Ｉ Ｇ ｌ−（に遷
移する時に生じる、そのコンパレータに接続される前段
のエミッタフォロアの歪を低減する効果がある。
・ｙタフォロアのトランジスタのダミツタを接続するこ
とにより、並列型アナログデジタル変換器において１つ
のコンパレータがＬＯＷから）ｆ Ｉ Ｇ ｌ−（に遷
移する時に生じる、そのコンパレータに接続される前段
のエミッタフォロアの歪を低減する効果がある。
第１図は本発明に係るエミッタフォロア回路の一実施ρ
Ｉを示す構成図、第２図、第３図および第５図は本発明
の他の実施例構成図、第４図は基準電圧とコンパレータ
の関係を説明するための構成図、第６目は従来のエミッ
タフォロア回路の一例を示す図、第７図は従来のエミッ
タフォロア回路の１段分についての詳細な構成を示す［
ヌ１、第８図はダミツタフォロア回路に生ずる歪を説明
するための説明図である。 １゛ ゴ’ｆ’ １．４”ｒｎ”’エミッタフィ
ｒ１１ｒ２Ｉｒ３・ ロアのトランジスタ、Ｒ・・・抵抗、１０．２Ｏｎ・・
・コンパレータ。 第 ２ 図 第 図 第 図 第 図
Ｉを示す構成図、第２図、第３図および第５図は本発明
の他の実施例構成図、第４図は基準電圧とコンパレータ
の関係を説明するための構成図、第６目は従来のエミッ
タフォロア回路の一例を示す図、第７図は従来のエミッ
タフォロア回路の１段分についての詳細な構成を示す［
ヌ１、第８図はダミツタフォロア回路に生ずる歪を説明
するための説明図である。 １゛ ゴ’ｆ’ １．４”ｒｎ”’エミッタフィ
ｒ１１ｒ２Ｉｒ３・ ロアのトランジスタ、Ｒ・・・抵抗、１０．２Ｏｎ・・
・コンパレータ。 第 ２ 図 第 図 第 図 第 図
Claims (1)
- 【特許請求の範囲】 並列型アナログ・デジタル変換器の複数個のコンパレー
タのそれぞれに前置するエミッタフォロア回路であって
、 エミッタフォロアの各トランジスタのベースに共通にア
ナログ入力信号を加えると共に各トランジスタのエミッ
タを接続し、コンパレータの状態の遷移により生ずるエ
ミッタ出力の歪を低減するように構成したことを特徴と
するエミッタフォロア回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1280791A JP2803231B2 (ja) | 1989-10-27 | 1989-10-27 | エミッタフォロア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1280791A JP2803231B2 (ja) | 1989-10-27 | 1989-10-27 | エミッタフォロア回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03143024A true JPH03143024A (ja) | 1991-06-18 |
| JP2803231B2 JP2803231B2 (ja) | 1998-09-24 |
Family
ID=17630012
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1280791A Expired - Lifetime JP2803231B2 (ja) | 1989-10-27 | 1989-10-27 | エミッタフォロア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2803231B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0630103A3 (en) * | 1993-06-17 | 1996-03-20 | Sony Corp | Emitter follower circuit and analog-digital converter with such a circuit. |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62141820A (ja) * | 1985-12-17 | 1987-06-25 | Toshiba Corp | Ａ／ｄ変換装置の入力回路 |
-
1989
- 1989-10-27 JP JP1280791A patent/JP2803231B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62141820A (ja) * | 1985-12-17 | 1987-06-25 | Toshiba Corp | Ａ／ｄ変換装置の入力回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0630103A3 (en) * | 1993-06-17 | 1996-03-20 | Sony Corp | Emitter follower circuit and analog-digital converter with such a circuit. |
| US5548287A (en) * | 1993-06-17 | 1996-08-20 | Sony Corporation | Analog to digital converter |
| EP0795963A3 (ja) * | 1993-06-17 | 1997-10-22 | Sony Corp |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2803231B2 (ja) | 1998-09-24 |
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