JPH04170663A - ダイレクトメモリアクセスコントローラ - Google Patents
ダイレクトメモリアクセスコントローラInfo
- Publication number
- JPH04170663A JPH04170663A JP29868390A JP29868390A JPH04170663A JP H04170663 A JPH04170663 A JP H04170663A JP 29868390 A JP29868390 A JP 29868390A JP 29868390 A JP29868390 A JP 29868390A JP H04170663 A JPH04170663 A JP H04170663A
- Authority
- JP
- Japan
- Prior art keywords
- bit
- data
- bus
- bit data
- peripheral circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＩｌｏ等の周辺回路からメモリ等の他の周辺回
路へデータ転送を行うダイレクトメモリアクセスコント
ローラに関し、特にビット数の異なる周辺回路間のデー
タ転送を行うダイレクトメモリアクセスコントローラに
関する。
路へデータ転送を行うダイレクトメモリアクセスコント
ローラに関し、特にビット数の異なる周辺回路間のデー
タ転送を行うダイレクトメモリアクセスコントローラに
関する。
第３図は従来のダイレクトメモリアクセスコントローラ
（以下ＤＭＡＣという）を用いてビット数が異なる周辺
回路間でデータ転送を行う場合のマイクロプロセッサシ
ステム構成を示すブロック図である。図において１は第
１の周辺回路である８ビツトの入出力装置（以下Ｉ１０
という）であり、８ビツトのデータバスを介して３２ビ
ツトのメインバス２に接続されている。またメインバス
２には３２ピントデータバスを介して３２ビツトデータ
を格納できるメモリ４及びＤＭＡＣ３が各別に接続され
ている。ＤＭＡＣ３ばＩｌｏ １とメモリ４との間のデ
ータ転送をＣＰ直図示せず）を介さずダイレクトメモリ
アクセス（以下ＤＭＡという）転送するためのコントロ
ーラであり、転送するデータを一時的に格納する８ビツ
ト×４のレジスタ３１を内蔵している。ｌ１０１からデ
ータを読み出し、メモリ４にそれを格納する場合、ＤＭ
ＡＣ３はＩｌｏ １にリード信号ＲＤを出力し、メモリ
４にライト信号ＷＲを出力する。
（以下ＤＭＡＣという）を用いてビット数が異なる周辺
回路間でデータ転送を行う場合のマイクロプロセッサシ
ステム構成を示すブロック図である。図において１は第
１の周辺回路である８ビツトの入出力装置（以下Ｉ１０
という）であり、８ビツトのデータバスを介して３２ビ
ツトのメインバス２に接続されている。またメインバス
２には３２ピントデータバスを介して３２ビツトデータ
を格納できるメモリ４及びＤＭＡＣ３が各別に接続され
ている。ＤＭＡＣ３ばＩｌｏ １とメモリ４との間のデ
ータ転送をＣＰ直図示せず）を介さずダイレクトメモリ
アクセス（以下ＤＭＡという）転送するためのコントロ
ーラであり、転送するデータを一時的に格納する８ビツ
ト×４のレジスタ３１を内蔵している。ｌ１０１からデ
ータを読み出し、メモリ４にそれを格納する場合、ＤＭ
ＡＣ３はＩｌｏ １にリード信号ＲＤを出力し、メモリ
４にライト信号ＷＲを出力する。
次に従来のマイクロプロセッサシステムにおける８ビツ
トのＩｌｏ １から３２ビツトのメモリ４へＤＭＡ転送
を行う場合のデータの流れについて説明する。
トのＩｌｏ １から３２ビツトのメモリ４へＤＭＡ転送
を行う場合のデータの流れについて説明する。
第４図は第３図におけるＤＭＡ転送時のタイミングチャ
ートである。ここで、データＡ１は８ピッｌ−１１０か
ら最初に出力された８ビツトデータ、データＡ２は２番
目に出力された８ビツトデータ、データＡ３は３番目に
出力された８ビツトデータ、データＡ４は４番目に出力
された８ビツトデータ、データＡは８ビツトデータＡ１
〜Ａ４を３２ビツトデータに変換した３２ビツトデータ
を夫々示している。このタイミングチャートにおいて、
遅延は考慮していない。
ートである。ここで、データＡ１は８ピッｌ−１１０か
ら最初に出力された８ビツトデータ、データＡ２は２番
目に出力された８ビツトデータ、データＡ３は３番目に
出力された８ビツトデータ、データＡ４は４番目に出力
された８ビツトデータ、データＡは８ビツトデータＡ１
〜Ａ４を３２ビツトデータに変換した３２ビツトデータ
を夫々示している。このタイミングチャートにおいて、
遅延は考慮していない。
ＣＰＵからＤＭＡＣ３に対して■１０１からメモリ４へ
ＤＭＡ転送を行うように命令すると、前記命令を受けた
ＤＭＡＣ３はＩｌｏ １に対してリード信号ＲＤを送る
。ＤＭＡＣ５カラ（７） ＩＪ −）’信号ＲＤを受け
たＩｌｏ １は、ＤＭＡＣ３へ８ピントデータＡ１〜Ａ
４を４回に分け、合計３２ビツトのデータをメインハス
２を介して、ＤＭＡＣ３内のレジスタ３１へ転送する。
ＤＭＡ転送を行うように命令すると、前記命令を受けた
ＤＭＡＣ３はＩｌｏ １に対してリード信号ＲＤを送る
。ＤＭＡＣ５カラ（７） ＩＪ −）’信号ＲＤを受け
たＩｌｏ １は、ＤＭＡＣ３へ８ピントデータＡ１〜Ａ
４を４回に分け、合計３２ビツトのデータをメインハス
２を介して、ＤＭＡＣ３内のレジスタ３１へ転送する。
前記３２ピントのデータＡを受は取ったＤＭＡＣ３は、
メモリ４に対してライト信号ＷＲを送り、メインバス２
を介してメモリ４へ３２ビツトデータＡを転送する。こ
のように、８ビツトのＩｌｏ １から３２ビツトのメ
モリ４ヘデータをＤＭＡ転送する場合、８ビツトデータ
を４回読み込むサイクルと３２ビツトデータを１回転送
するサイクルの合計５サイクルが必要であった。
メモリ４に対してライト信号ＷＲを送り、メインバス２
を介してメモリ４へ３２ビツトデータＡを転送する。こ
のように、８ビツトのＩｌｏ １から３２ビツトのメ
モリ４ヘデータをＤＭＡ転送する場合、８ビツトデータ
を４回読み込むサイクルと３２ビツトデータを１回転送
するサイクルの合計５サイクルが必要であった。
従来の８ビツト×４（合計３２ビツト）のデータを転送
する際、メインバス２はＩｌｏ １からＤＭＡＣ３への
転送４回、ＤＭＡＣ３からメモリ４への転送１回の合計
５回使用されていた。データ転送のためにメインバス２
を使用している間、ＣＰＵはメインバス２を介してのデ
ータの入出力ができないために、ＣＰＵはその間停止し
なければならなった。このためシステムの処理速度が全
体として低下するという問題があった。
する際、メインバス２はＩｌｏ １からＤＭＡＣ３への
転送４回、ＤＭＡＣ３からメモリ４への転送１回の合計
５回使用されていた。データ転送のためにメインバス２
を使用している間、ＣＰＵはメインバス２を介してのデ
ータの入出力ができないために、ＣＰＵはその間停止し
なければならなった。このためシステムの処理速度が全
体として低下するという問題があった。
本発明は斯かる事情に鑑みなされたものであり、ｎビッ
トバスをｍビットずつ選択し、第１の周辺回路からの読
み込みと第２の周辺回路への転送を同時に行いｉ回のサ
イクルでそれらの間のデータ転送を行うことにより、デ
ータ転送時のバスサイクルの占有回数を減少させ、それ
を用いたシステム全体としての処理速度を向上させるこ
とができるダイレクトメモリアクセスコントローラを提
供することを目的にする。
トバスをｍビットずつ選択し、第１の周辺回路からの読
み込みと第２の周辺回路への転送を同時に行いｉ回のサ
イクルでそれらの間のデータ転送を行うことにより、デ
ータ転送時のバスサイクルの占有回数を減少させ、それ
を用いたシステム全体としての処理速度を向上させるこ
とができるダイレクトメモリアクセスコントローラを提
供することを目的にする。
本発明に係るダイレクトメモリアクセスコントローラは
、ｎビットバスをｍビットずつ選択するバス選択回路を
設け、ｎビットバスをｍビットずつ分けて使用し、第１
及び第２の周辺回路間のデータ転送をｉ回のバスサイク
ルで行うようにしたものである。
、ｎビットバスをｍビットずつ選択するバス選択回路を
設け、ｎビットバスをｍビットずつ分けて使用し、第１
及び第２の周辺回路間のデータ転送をｉ回のバスサイク
ルで行うようにしたものである。
本発明のＤＭＡＣにおいては、ＣＰＵによって第１の周
辺回路から第２の周辺回路へデータの転送を行うように
命令されると、第１の周辺回路からｍビットデータを読
み込むと共にｎビットバスをｍビットずつ選択して選択
されたｍビットのバスを介して第２の周辺回路へ読み込
まれたｍビットデータを転送する。これをｉ回繰り返し
てｎビットのデータを転送する。従って従来はｉ＋１回
のバスサイクルを占有していたが、それがｉ回の占有で
済むことになる。
辺回路から第２の周辺回路へデータの転送を行うように
命令されると、第１の周辺回路からｍビットデータを読
み込むと共にｎビットバスをｍビットずつ選択して選択
されたｍビットのバスを介して第２の周辺回路へ読み込
まれたｍビットデータを転送する。これをｉ回繰り返し
てｎビットのデータを転送する。従って従来はｉ＋１回
のバスサイクルを占有していたが、それがｉ回の占有で
済むことになる。
以下、本発明をその実施例を示す図面に基づいて詳述す
る。
る。
第１図は本発明に係るダイレクトメモリアクセスコント
ローラ（ＤＭＡＣ）を用いたマイクロプロセッサシステ
ムの要部構成を示すブロック図である。
ローラ（ＤＭＡＣ）を用いたマイクロプロセッサシステ
ムの要部構成を示すブロック図である。
図において３は本発明のＤＭＡＣであり、該ＤＭＡＣ３
は３２（＝ｎ）ビットのメインバス２を８ （＝ｍ）ビ
ットずつ選択するバス選択スイッチ３２を備えている。
は３２（＝ｎ）ビットのメインバス２を８ （＝ｍ）ビ
ットずつ選択するバス選択スイッチ３２を備えている。
メインバス２は８ビツトのデータバス４本で構成されて
おり、バス選択スイッチ３２はそのうちの１本のデータ
バスを選択する。バス選択スイッチ３２の一端は８ビツ
トデータバスを介して第１の周辺回路である８ビツトの
Ｉｌｏ １に接続されており、他端は３２ビツトのメイ
ンバス２の４本の８ビツトのデータバスに各別に接続さ
れている。またメインハス２の各８ビツトのデータバス
は第２の周辺回路である３２ビツトデータを格納するメ
モリ４にも接続されている。ＤＭＡＣ３はｌ１０１とメ
モリ４との間のデータ転送をＣＰ［Ｉ （図示せず）
を介さずにＤＭＡ転送するためのコントローラである。
おり、バス選択スイッチ３２はそのうちの１本のデータ
バスを選択する。バス選択スイッチ３２の一端は８ビツ
トデータバスを介して第１の周辺回路である８ビツトの
Ｉｌｏ １に接続されており、他端は３２ビツトのメイ
ンバス２の４本の８ビツトのデータバスに各別に接続さ
れている。またメインハス２の各８ビツトのデータバス
は第２の周辺回路である３２ビツトデータを格納するメ
モリ４にも接続されている。ＤＭＡＣ３はｌ１０１とメ
モリ４との間のデータ転送をＣＰ［Ｉ （図示せず）
を介さずにＤＭＡ転送するためのコントローラである。
ｌ１０１からデータを読み出し、メモリ４にそれを格納
する場合、ＤＭＡＣ３はｌ１０１にリード信号ＲＤを出
力し、メモリ４にライト信号ＷＲを出力する。
する場合、ＤＭＡＣ３はｌ１０１にリード信号ＲＤを出
力し、メモリ４にライト信号ＷＲを出力する。
次に８ビツトのＩｌｏ １から３２ビツトのメモリ４へ
３２ビツトのデータをＤＭＡ転送を行う場合のデータの
流れについて説明する。
３２ビツトのデータをＤＭＡ転送を行う場合のデータの
流れについて説明する。
第２図はＤＭＡ転送時のタイミングチャートであり、こ
こでデータＡ１は８ビツトのｌ１０１から最初に出力さ
れた８ビツトデータ、データＡ２は２番目に出力された
８ビツトデータ、データ紹は３番目に出力された８ビツ
トデータ、データＡ４は４番目に出力された８ビツトデ
ータを示している。このタイミングチャートにおいて、
遅延は考慮していない。ＣＰＵからＤＭＡＣ３に対して
Ｉｌｏ １からメモリ４へＤＭＡ転送を行うように命令
すると、前記命令を受けたＤＭＡＣ３は、Ｉｌｏ １に
対してリード信号ＲＤを送る。前記ＤＭＡＣ３からのリ
ード信号ＲＤを受けたｌ１０１は、ＤＭＡＣ３へ８ピン
トデータを４回、合計３２ビツトのデータをメインバス
２を介して、８ビツトデータを転送する。依り詳しく説
明すると、最初にＩｌｏ １から出力されたデータＡ１
を受は取る前に、ＤＭＡＣ３はバス選択スイッチ３２を
３２ビツトのメインバス２の０〜７ビツトを接続する位
置に切り換え、ライト信号−Ｒをメモリ４へ送り、３２
ビツトのメインバス２のうちＯ〜７ビツトを介して８ビ
ツトのデータＡ１を１回のバスサイクルでメモリ４へ転
送する。データＡ１をメモリ４へ転送し終えたＤＭＡＣ
３は、データＡ２、データＡ３、データＡ４をそれぞれ
３２ビツトメインバスのうちの８〜１５ビツト、１６〜
２３ビツト、２４〜３１ビツトを介して、データＡ１と
同様にしてメモリ４へ転送すべくバス選択スイッチ３２
を切り換える。このように従来であればレジスタに一旦
８ビットのデータを格納する４回のサイクルとレジスタ
からメモリへ転送する１回のサイクルが必要であったが
、本発明では４回の転送サイクルだけでよく、メインバ
スの占有時間が減少する。
こでデータＡ１は８ビツトのｌ１０１から最初に出力さ
れた８ビツトデータ、データＡ２は２番目に出力された
８ビツトデータ、データ紹は３番目に出力された８ビツ
トデータ、データＡ４は４番目に出力された８ビツトデ
ータを示している。このタイミングチャートにおいて、
遅延は考慮していない。ＣＰＵからＤＭＡＣ３に対して
Ｉｌｏ １からメモリ４へＤＭＡ転送を行うように命令
すると、前記命令を受けたＤＭＡＣ３は、Ｉｌｏ １に
対してリード信号ＲＤを送る。前記ＤＭＡＣ３からのリ
ード信号ＲＤを受けたｌ１０１は、ＤＭＡＣ３へ８ピン
トデータを４回、合計３２ビツトのデータをメインバス
２を介して、８ビツトデータを転送する。依り詳しく説
明すると、最初にＩｌｏ １から出力されたデータＡ１
を受は取る前に、ＤＭＡＣ３はバス選択スイッチ３２を
３２ビツトのメインバス２の０〜７ビツトを接続する位
置に切り換え、ライト信号−Ｒをメモリ４へ送り、３２
ビツトのメインバス２のうちＯ〜７ビツトを介して８ビ
ツトのデータＡ１を１回のバスサイクルでメモリ４へ転
送する。データＡ１をメモリ４へ転送し終えたＤＭＡＣ
３は、データＡ２、データＡ３、データＡ４をそれぞれ
３２ビツトメインバスのうちの８〜１５ビツト、１６〜
２３ビツト、２４〜３１ビツトを介して、データＡ１と
同様にしてメモリ４へ転送すべくバス選択スイッチ３２
を切り換える。このように従来であればレジスタに一旦
８ビットのデータを格納する４回のサイクルとレジスタ
からメモリへ転送する１回のサイクルが必要であったが
、本発明では４回の転送サイクルだけでよく、メインバ
スの占有時間が減少する。
なお、本実施例では第１及び第２の周辺回路としてＩｌ
ｏ及びメモリを各１つずつ用いたが、これらは複数であ
ってもよく、また１１０、メモリ以外のＡ／Ｄコンバー
タ、シリアルＩ１０等の周辺回路との組合せでもよい。
ｏ及びメモリを各１つずつ用いたが、これらは複数であ
ってもよく、また１１０、メモリ以外のＡ／Ｄコンバー
タ、シリアルＩ１０等の周辺回路との組合せでもよい。
また、本実施例では８ビツトデータ×４、合計３２ビツ
トデータをＩｌｏからメモリへＤＭＡ転送を行う例を示
したが、Ｉｌｏから出力されるデータ幅をｍビット、転
送先のメモリ及びメインバスのデータ幅をｎビットとす
ると、ｍ≦ｎであればこの実施例と同様の効果が得られ
ることは言うまでもない。
トデータをＩｌｏからメモリへＤＭＡ転送を行う例を示
したが、Ｉｌｏから出力されるデータ幅をｍビット、転
送先のメモリ及びメインバスのデータ幅をｎビットとす
ると、ｍ≦ｎであればこの実施例と同様の効果が得られ
ることは言うまでもない。
以上説明したとおり、本発明によれば、従来ｎビットデ
ータをｍビット幅の第１の周辺回路からｎ （ｎ＝ｉ−
ｍ）ビット幅の第２の周辺回路へＤＭＡ転送するときに
ｉ＋１サイクル必要であったが、ｎビットバスをｍビッ
トずつ選択し、選択したｍビットのバスを介してｍビッ
トデータの第１の周辺回路からの読み込みと第２の周辺
回路への転送とを同時に行うことができるので、ＤＭＡ
転送に必要なサイクル数がｎ／ｍ（＝ｉ）サイクルに減
少しミシステム全体の処理速度の向上につながる等価れ
た効果を奏する。
ータをｍビット幅の第１の周辺回路からｎ （ｎ＝ｉ−
ｍ）ビット幅の第２の周辺回路へＤＭＡ転送するときに
ｉ＋１サイクル必要であったが、ｎビットバスをｍビッ
トずつ選択し、選択したｍビットのバスを介してｍビッ
トデータの第１の周辺回路からの読み込みと第２の周辺
回路への転送とを同時に行うことができるので、ＤＭＡ
転送に必要なサイクル数がｎ／ｍ（＝ｉ）サイクルに減
少しミシステム全体の処理速度の向上につながる等価れ
た効果を奏する。
第１図は本発明に係るＤＭＡＣを用いたマイクロプロセ
ッサシステムの構成を示すブロック図、第２図は本発明
のＤＭＡＣによるＤＭＡ転送時のデータの流れを示すタ
イミングチャート、第３図は従来のＤＭＡＣを用いたマ
イクロプロセッサシステムの構成を示すブロック図、第
４図は従来のＤＭＡＣによるＤＭＡ転送時のデータの流
れを示すタイミングチャートである。 １・・・Ｉｌｏ ２・・・メインバス ３・・・ＤＭ
ＡＣ４・・・メモリ ３２・・・バス選択スイッチ なお、図中、同一符号は同一、又は相当部分を示す。
ッサシステムの構成を示すブロック図、第２図は本発明
のＤＭＡＣによるＤＭＡ転送時のデータの流れを示すタ
イミングチャート、第３図は従来のＤＭＡＣを用いたマ
イクロプロセッサシステムの構成を示すブロック図、第
４図は従来のＤＭＡＣによるＤＭＡ転送時のデータの流
れを示すタイミングチャートである。 １・・・Ｉｌｏ ２・・・メインバス ３・・・ＤＭ
ＡＣ４・・・メモリ ３２・・・バス選択スイッチ なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- （１）ｍビット幅の第１の周辺回路からｍビットデータ
をｉ（ｉ：自然数）回読み込み、読み込んだｎ（＝ｍ×
ｉ）ビットのデータをｎビットバスを介してｎビット幅
の第２の周辺回路へ直接転送するダイレクトメモリアク
セスコントローラにおいて、 前記ｎビットバスをｍビットずつ選択するバス選択回路
を備え、第１の周辺回路からのｍビットデータの読み込
み及び読み込まれたｍビットデータの選択されたｍビッ
トのバスを介した第２の周辺回路への転送を同一バスサ
イクルで実行すべくなしてあることを特徴とするダイレ
クトメモリアクセスコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29868390A JPH04170663A (ja) | 1990-11-02 | 1990-11-02 | ダイレクトメモリアクセスコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29868390A JPH04170663A (ja) | 1990-11-02 | 1990-11-02 | ダイレクトメモリアクセスコントローラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04170663A true JPH04170663A (ja) | 1992-06-18 |
Family
ID=17862930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29868390A Pending JPH04170663A (ja) | 1990-11-02 | 1990-11-02 | ダイレクトメモリアクセスコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04170663A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62263560A (ja) * | 1986-05-09 | 1987-11-16 | Pfu Ltd | デ−タ転送方式 |
-
1990
- 1990-11-02 JP JP29868390A patent/JPH04170663A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62263560A (ja) * | 1986-05-09 | 1987-11-16 | Pfu Ltd | デ−タ転送方式 |
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