JPH04170687A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JPH04170687A JPH04170687A JP2299305A JP29930590A JPH04170687A JP H04170687 A JPH04170687 A JP H04170687A JP 2299305 A JP2299305 A JP 2299305A JP 29930590 A JP29930590 A JP 29930590A JP H04170687 A JPH04170687 A JP H04170687A
- Authority
- JP
- Japan
- Prior art keywords
- counter
- microcomputer
- count
- register
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000002093 peripheral effect Effects 0.000 claims description 6
- 238000012545 processing Methods 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 6
- 230000006870 function Effects 0.000 description 5
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- XUKUURHRXDUEBC-KAYWLYCHSA-N Atorvastatin Chemical compound C=1C=CC=CC=1C1=C(C=2C=CC(F)=CC=2)N(CC[C@@H](O)C[C@@H](O)CC(O)=O)C(C(C)C)=C1C(=O)NC1=CC=CC=C1 XUKUURHRXDUEBC-KAYWLYCHSA-N 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロコンピュータに関する。
従来のマイクロコンピュータに内蔵されているタイマ・
カウンタの一例のブロック図を第３図に示す、第３図に
示されるように、前記タイマ・カウンタは、外部入力Ｔ
ｉｎ１０８に対応する制御レジスタ１５、内部クロック
１０９の入力に対応する分周器１６、カウントレジスタ
１７、カウンタ１８、表示レジスタ１９および内蔵割込
みコントローラ２０により構成される。
カウンタの一例のブロック図を第３図に示す、第３図に
示されるように、前記タイマ・カウンタは、外部入力Ｔ
ｉｎ１０８に対応する制御レジスタ１５、内部クロック
１０９の入力に対応する分周器１６、カウントレジスタ
１７、カウンタ１８、表示レジスタ１９および内蔵割込
みコントローラ２０により構成される。
カウントレジスタ１７には、カウント値または時間が設
定される。内部バス２０３からマイクロコンピュータの
命令、もしくは外部入力Ｔｉｎ １０ｇにトリガ信号を
入力することによって、制御レジスタ１５のスタートビ
ットがセットされ、カウントレジスタ１７の内容が、カ
ウンタ１８にダウンロードされる。カウンタ１８におい
ては、内部クロックｆＣＬＫ゛１０９が、分周器１６に
おいて分周されて出力されるクロックによってカウント
が開始される。カウンタ１８における値が０になった時
点において、外部出力Ｔｏｕｒ １１０として信号が出
力されるとともに、表示レジスタ１９の終了ビットがセ
ットされ、内蔵割込みコントローラ２０にも信号が送ら
れる。
定される。内部バス２０３からマイクロコンピュータの
命令、もしくは外部入力Ｔｉｎ １０ｇにトリガ信号を
入力することによって、制御レジスタ１５のスタートビ
ットがセットされ、カウントレジスタ１７の内容が、カ
ウンタ１８にダウンロードされる。カウンタ１８におい
ては、内部クロックｆＣＬＫ゛１０９が、分周器１６に
おいて分周されて出力されるクロックによってカウント
が開始される。カウンタ１８における値が０になった時
点において、外部出力Ｔｏｕｒ １１０として信号が出
力されるとともに、表示レジスタ１９の終了ビットがセ
ットされ、内蔵割込みコントローラ２０にも信号が送ら
れる。
また、従来のマイクロコンピュータの開発時においては
、システムのデバッグには、一般に、第４図に示される
ようなＩ ＣＥ （Ｉｎ Ｃ１ｒｃｕｉｔ Ｅｍｕ−１
ａｔｏｒ）が用いられる。第４図に示されるように、Ｅ
ＣＥは、ターゲットシステム２１、ボッド２２、ターゲ
ット用ＣＰＵ（エバリユエーション・チップ）２３、Ｉ
ＣＥ本体２４およびシステム制御用ＣＰＵ２５により構
成されている。
、システムのデバッグには、一般に、第４図に示される
ようなＩ ＣＥ （Ｉｎ Ｃ１ｒｃｕｉｔ Ｅｍｕ−１
ａｔｏｒ）が用いられる。第４図に示されるように、Ｅ
ＣＥは、ターゲットシステム２１、ボッド２２、ターゲ
ット用ＣＰＵ（エバリユエーション・チップ）２３、Ｉ
ＣＥ本体２４およびシステム制御用ＣＰＵ２５により構
成されている。
ターゲットシステム２１を動作させるためのターゲット
用ＣＰＵ２３は、ＩＣＥのボッド２２内に置かれ、ター
ゲットシステム２１をリモート操作する。
用ＣＰＵ２３は、ＩＣＥのボッド２２内に置かれ、ター
ゲットシステム２１をリモート操作する。
ターゲット用ＣＰＵ２３は、一般のＣＰＵと同様のデー
タ処理、信号の入出力等を行うとともに、ＣＰＵの動作
状態を示す信号を出力する。この信号により、ＩＣＥ本
体２４に置かれるシステム制御用ＣＰＵ２５により、Ｃ
ＰＵは、常に監視・制御されている。ＩＣＥ全体の機能
として、ターゲットシステム２１のプログラムを実行す
るだけでなく、■ＣＥ本体２４のシステム制御用ＣＰＵ
２５からの操作により、ターゲット用ＣＰＵ２３の実行
を指定アドレスで停止させ、１命令づつ実行する実行時
間を測定する等の機能をも備えている。
タ処理、信号の入出力等を行うとともに、ＣＰＵの動作
状態を示す信号を出力する。この信号により、ＩＣＥ本
体２４に置かれるシステム制御用ＣＰＵ２５により、Ｃ
ＰＵは、常に監視・制御されている。ＩＣＥ全体の機能
として、ターゲットシステム２１のプログラムを実行す
るだけでなく、■ＣＥ本体２４のシステム制御用ＣＰＵ
２５からの操作により、ターゲット用ＣＰＵ２３の実行
を指定アドレスで停止させ、１命令づつ実行する実行時
間を測定する等の機能をも備えている。
上述した従来のマイクロコンピュータにおいては、内蔵
されるタイマ・カウンタは、カウンタがカウントを開始
または終了するタイミングの制御は、内部バスからのマ
イクロコンピュータの命令による制御か、もしくは外部
端子からの入力信号による制御に限られている。そのた
め、マイクロコンピュータに内蔵されているシリアルコ
トローラやＤ Ｍ Ａ （Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ
Ａｃｃｅｓｓ）など、他のブロックの動作タイミング
でカウントを開始するためには、制御レジスタを操作す
るためのソフトウェアが必要となるとともに、ソフトウ
ェアの操作が介在するために、タイム・ラグが生じ、タ
イマによる正確な時間の測定が困難であるという欠点が
ある。
されるタイマ・カウンタは、カウンタがカウントを開始
または終了するタイミングの制御は、内部バスからのマ
イクロコンピュータの命令による制御か、もしくは外部
端子からの入力信号による制御に限られている。そのた
め、マイクロコンピュータに内蔵されているシリアルコ
トローラやＤ Ｍ Ａ （Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ
Ａｃｃｅｓｓ）など、他のブロックの動作タイミング
でカウントを開始するためには、制御レジスタを操作す
るためのソフトウェアが必要となるとともに、ソフトウ
ェアの操作が介在するために、タイム・ラグが生じ、タ
イマによる正確な時間の測定が困難であるという欠点が
ある。
また、マイクロコンピュータ・システムのデバッグを行
うＩＣＥには、ターゲットシスタムを動作させるための
ＣＰＵがＩＣＥのボッド内に置かれ、ターゲットシステ
ムをリモート操作することになる。様々な機能を実現す
るために、ＩＣＥ本体のシステム制御用ＣＰＵにより、
ターゲットシステムを動作させるＣＰＵの動作状態が監
視される。しかし、マイクロコンピュータの機能が複雑
になってきているため、ＩＣＥシステム制御用ＣＰＵと
、ターゲット用ＣＰＵ間の制御信号が膨大となり、マイ
クロコンピュータ内蔵ペリフェラルの細部の動作まで制
御し監視することが困難になるという欠点がある。
うＩＣＥには、ターゲットシスタムを動作させるための
ＣＰＵがＩＣＥのボッド内に置かれ、ターゲットシステ
ムをリモート操作することになる。様々な機能を実現す
るために、ＩＣＥ本体のシステム制御用ＣＰＵにより、
ターゲットシステムを動作させるＣＰＵの動作状態が監
視される。しかし、マイクロコンピュータの機能が複雑
になってきているため、ＩＣＥシステム制御用ＣＰＵと
、ターゲット用ＣＰＵ間の制御信号が膨大となり、マイ
クロコンピュータ内蔵ペリフェラルの細部の動作まで制
御し監視することが困難になるという欠点がある。
本発明のマイクロコンピュータは、タイマ・カウンタを
内蔵するマイクロコンピュータにおいて、所定の内部ク
ロックを分周して、第１のカウント・クロックとして出
力する分周器と、予め設定される所定の基準アドレス値
を保持するアドレスチェックレジスタと、前記基準アド
レス値と、現時点におけるＣＰＵのプログラムカウンタ
における値とを比較して、両者の値が一致する時点にお
いて、所定のパルス信号を第２のカウント・クロックと
して出力するアドレスチェックユニットと、前記第１お
よび第２のカウント・クロックを入力して、その何れか
のカウント・クロックを選択して出力するクロック制御
レジスタと、を含むタイマ・カウンタを備えて構成され
る。
内蔵するマイクロコンピュータにおいて、所定の内部ク
ロックを分周して、第１のカウント・クロックとして出
力する分周器と、予め設定される所定の基準アドレス値
を保持するアドレスチェックレジスタと、前記基準アド
レス値と、現時点におけるＣＰＵのプログラムカウンタ
における値とを比較して、両者の値が一致する時点にお
いて、所定のパルス信号を第２のカウント・クロックと
して出力するアドレスチェックユニットと、前記第１お
よび第２のカウント・クロックを入力して、その何れか
のカウント・クロックを選択して出力するクロック制御
レジスタと、を含むタイマ・カウンタを備えて構成され
る。
また、本発明のマイクロコンピュータは、タイマ・カウ
ンタを内蔵するマイクロコンピュータにおいて、所定の
内部クロックを分周して、第１のカウント・クロックと
して出力する分周器と、前記マイクロコンピュータ内部
の周辺機器から入力される複数の内部入力信号ならびに
所定の複数の外部入力信号のエツジを検出して得られる
トリガ信号を、第２のカウント・クロックとして出力す
るパルスジェネレータと、前記第１および第２のカウン
ト・クロックを入力して、その何れかのカウント・クロ
ックを選択して出力するクロック制御レジスタと、を含
むタイマ・カウンタを備えて構成してもよい。
ンタを内蔵するマイクロコンピュータにおいて、所定の
内部クロックを分周して、第１のカウント・クロックと
して出力する分周器と、前記マイクロコンピュータ内部
の周辺機器から入力される複数の内部入力信号ならびに
所定の複数の外部入力信号のエツジを検出して得られる
トリガ信号を、第２のカウント・クロックとして出力す
るパルスジェネレータと、前記第１および第２のカウン
ト・クロックを入力して、その何れかのカウント・クロ
ックを選択して出力するクロック制御レジスタと、を含
むタイマ・カウンタを備えて構成してもよい。
次に、本発明について図面を参照して説明する。第１図
は、本発明の第１の実施例に含まれるタイマ・カウンタ
を示すブロック図である。第１図に示されるように、本
実施例のタイマ・カウンタは、内部バス２０１に対応し
て、内部入力制御レジスタ１と、制御レジスタ２と、分
周器３と、カウントレジスタ４と、カウンタ５と、表示
レジスタ６と、内蔵割込みコントローラ７とを偏えて構
成される。
は、本発明の第１の実施例に含まれるタイマ・カウンタ
を示すブロック図である。第１図に示されるように、本
実施例のタイマ・カウンタは、内部バス２０１に対応し
て、内部入力制御レジスタ１と、制御レジスタ２と、分
周器３と、カウントレジスタ４と、カウンタ５と、表示
レジスタ６と、内蔵割込みコントローラ７とを偏えて構
成される。
第１図において、内部入力制御レジスタ１には、複数の
内部入力信号１０２が入力され、これらの各入力信号に
対応するビットの０Ｎ１０ＦＦに対応して、制御レジス
タ２におけるスタート・ビットのセラティグを制御する
所定の制御信号が出力されて制御レジスタ２に入力され
る。制御レジスタ２においては、前記制御信号を介して
所定のスタート・ビットがセットされる。
内部入力信号１０２が入力され、これらの各入力信号に
対応するビットの０Ｎ１０ＦＦに対応して、制御レジス
タ２におけるスタート・ビットのセラティグを制御する
所定の制御信号が出力されて制御レジスタ２に入力され
る。制御レジスタ２においては、前記制御信号を介して
所定のスタート・ビットがセットされる。
なお、制御レジスタ２におけるスタート・ビットのセツ
ティングは、従来のタイマ・カウンタと同様に、内部バ
ス２０１を介して送られてくるマイクロコンピュータの
命令、および外部入力信号Ｏｉｎ １０１によっても行
われるが、上述のように、内部入力制御レジスタ１から
入力される制御信号により、スタート・ビットのセット
が制御されるのは、本実施例の特徴とするところである
。
ティングは、従来のタイマ・カウンタと同様に、内部バ
ス２０１を介して送られてくるマイクロコンピュータの
命令、および外部入力信号Ｏｉｎ １０１によっても行
われるが、上述のように、内部入力制御レジスタ１から
入力される制御信号により、スタート・ビットのセット
が制御されるのは、本実施例の特徴とするところである
。
他方、カウントレジスタ４には、カウント値または時間
が設定される。上述のように、制御レジスタ２のスター
トビットがセットされると、カウントレジスタ４の内容
がカウンタ５にダウンロードされる。また、カウンタ５
においては、内部クロックｆｃＬｘ１０３が分周器３に
よって分周されたクロックによりカウントが開始される
。しかる後、カウンタ５のカウント値がＯになった時点
において、カウンタ５からは外部出力Ｔｏｕｔ １０４
が出力され、表示レジスタ６の終了ビットがセットされ
るとともに、内蔵割込みコントローラ７に入力される。
が設定される。上述のように、制御レジスタ２のスター
トビットがセットされると、カウントレジスタ４の内容
がカウンタ５にダウンロードされる。また、カウンタ５
においては、内部クロックｆｃＬｘ１０３が分周器３に
よって分周されたクロックによりカウントが開始される
。しかる後、カウンタ５のカウント値がＯになった時点
において、カウンタ５からは外部出力Ｔｏｕｔ １０４
が出力され、表示レジスタ６の終了ビットがセットされ
るとともに、内蔵割込みコントローラ７に入力される。
前述のように、本実施例においては、内蔵されるタイマ
・カウンタにおける、カウント開始のための制御レジス
タに対するスタートビットのセツティングは、従来のマ
イクロコンピュータにおけるタイマ・カウンタにおいて
用いられている、内部バス２０１からのマイクロコンピ
ュータの命令、または外部人力Ｏｉｎ １０１のトリガ
信号の他に、マイクロコンピュータの内蔵ペリヘエラル
（ＤＭＡコントローラ、シリアルコントローラ、パラレ
ルインタフェースおよび割込みコントローラ等）の内部
同期信号から出力される内部入力信号０ｉｎ１０２を用
いても行われる。
・カウンタにおける、カウント開始のための制御レジス
タに対するスタートビットのセツティングは、従来のマ
イクロコンピュータにおけるタイマ・カウンタにおいて
用いられている、内部バス２０１からのマイクロコンピ
ュータの命令、または外部人力Ｏｉｎ １０１のトリガ
信号の他に、マイクロコンピュータの内蔵ペリヘエラル
（ＤＭＡコントローラ、シリアルコントローラ、パラレ
ルインタフェースおよび割込みコントローラ等）の内部
同期信号から出力される内部入力信号０ｉｎ１０２を用
いても行われる。
次に、本発明の第２の実施例について説明する。第２図
は、第２の実施例に含まれるタイマ・カウンタを示すブ
ロック図である。第２図に示されるように、本実施例の
タイマ・カウンタは、内部バス２０２に対応して、アド
レスチェックレジスタ８と、アドレスチェックユニット
９と、制御レジスタ１０と、分周器１１と、カウントレ
ジスタ１２と、カウンタ１３と、表示レジスタ１４と、
内蔵割込みコントローラ１５とを備えて構成される。
は、第２の実施例に含まれるタイマ・カウンタを示すブ
ロック図である。第２図に示されるように、本実施例の
タイマ・カウンタは、内部バス２０２に対応して、アド
レスチェックレジスタ８と、アドレスチェックユニット
９と、制御レジスタ１０と、分周器１１と、カウントレ
ジスタ１２と、カウンタ１３と、表示レジスタ１４と、
内蔵割込みコントローラ１５とを備えて構成される。
第２図において、アドレスチェックレジスタ８には、予
め、所定のアドレスが設定されており、アドレスチェッ
クユニット９において、内部バス２０２を介′して送ら
れてくるアドレスが、アドレスチェックレジスタ８にセ
ットされた値と一致する時点において、アドレスチェッ
クユニット９から出力される制御信号を介して、制御レ
ジスタ１０においてスターＩ・ビットのセットが行われ
る。
め、所定のアドレスが設定されており、アドレスチェッ
クユニット９において、内部バス２０２を介′して送ら
れてくるアドレスが、アドレスチェックレジスタ８にセ
ットされた値と一致する時点において、アドレスチェッ
クユニット９から出力される制御信号を介して、制御レ
ジスタ１０においてスターＩ・ビットのセットが行われ
る。
なお、制御レジスタ１０におけるスタート・ビットのセ
ツティングは、従来の夕′イマ・カウンタと同様に、内
部バス２０２を介して送られてくるマイクロコンピュー
タの命令、および外部入力信号Ｔｉｎ １０５によって
も行われるが、上述のように、内部バス２０２を介して
送られてくるアドレスが、アドレスチェックレジスタ８
にセットされた値と一致する時点において、アドレスチ
ェックユニット９から出力される制御信号を介して、ス
タートビットのセットが制御されるのは、本実施例の特
徴とするところである。
ツティングは、従来の夕′イマ・カウンタと同様に、内
部バス２０２を介して送られてくるマイクロコンピュー
タの命令、および外部入力信号Ｔｉｎ １０５によって
も行われるが、上述のように、内部バス２０２を介して
送られてくるアドレスが、アドレスチェックレジスタ８
にセットされた値と一致する時点において、アドレスチ
ェックユニット９から出力される制御信号を介して、ス
タートビットのセットが制御されるのは、本実施例の特
徴とするところである。
一方、カウントレジスタ１２には、カウント値または時
間が設定される。上述のように、制御レジスタ１０のス
タートビットがセットされると、カウントレジスタ１２
の内容がカウンタ１３にダウンロードされる、カウンタ
１３においては、内部クロックｆｃＬｕ１０６が分周器
１１によって分周されたクロックによりカウントが開始
される。そして、カウンタ１３のカウント値が０になっ
た時点において、カウンタ１３からは外部出力Ｔｏｕｔ
１０７が出力されて、表示レジスタ１４の終了ビット
がセットされるとともに、内蔵割込みコントローラ１５
に入力される。
間が設定される。上述のように、制御レジスタ１０のス
タートビットがセットされると、カウントレジスタ１２
の内容がカウンタ１３にダウンロードされる、カウンタ
１３においては、内部クロックｆｃＬｕ１０６が分周器
１１によって分周されたクロックによりカウントが開始
される。そして、カウンタ１３のカウント値が０になっ
た時点において、カウンタ１３からは外部出力Ｔｏｕｔ
１０７が出力されて、表示レジスタ１４の終了ビット
がセットされるとともに、内蔵割込みコントローラ１５
に入力される。
本実施例においては、内蔵されるタイマ・カウンタにお
ける、カウント開始のための制御レジスタ１０に対する
スタートビットのセツティングは、従来のマイクロコン
ピュータにおけるタイマーカウンタにおいて用いられて
いる、内部バス２０２からのマイクロコンピュータの命
令、または外部人力Ｔｉｎ １０５のトリガ信号の他に
、アドレスがアドレスチェックレジスタ８にセットされ
た値と一致する時点において、アドレスチェックユニッ
ト９によっても、制御レジスタ１０に対するスタートビ
ットのセットが実行される。また、このことは、カウン
タ１３におけるカウント停止についても同様で、マイク
ロコンピュータの命令、または外部人力Ｔｉｎ １０５
のトリガ信号、およびアドレスチェックユニット９にお
けるアドレス一致等を介して、カウントが停止される。
ける、カウント開始のための制御レジスタ１０に対する
スタートビットのセツティングは、従来のマイクロコン
ピュータにおけるタイマーカウンタにおいて用いられて
いる、内部バス２０２からのマイクロコンピュータの命
令、または外部人力Ｔｉｎ １０５のトリガ信号の他に
、アドレスがアドレスチェックレジスタ８にセットされ
た値と一致する時点において、アドレスチェックユニッ
ト９によっても、制御レジスタ１０に対するスタートビ
ットのセットが実行される。また、このことは、カウン
タ１３におけるカウント停止についても同様で、マイク
ロコンピュータの命令、または外部人力Ｔｉｎ １０５
のトリガ信号、およびアドレスチェックユニット９にお
けるアドレス一致等を介して、カウントが停止される。
以上説明したように、本発明は、マイクロコンピュータ
に内蔵されるタイマ・カウンタにおいて、カウントの開
始および停止を、シリアルコントローラおよびＭ Ｄ
Ａ （Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）な
ど、マイクロコンピュータに内蔵される各回路のエツジ
トリガ信号、指定アドレス値の一致信号等により行うこ
とによって、従来マイクロコンピュータ外部のベリヘラ
ルからの割込みやソフトウェアにより起動・停止を行っ
ていたタイマ・カウンタを、直接ハードウェアにより制
御することが可能となり、割込み処理やタイマーカウン
タを操作するためのプログラム量を削減することができ
るという効果がある。
に内蔵されるタイマ・カウンタにおいて、カウントの開
始および停止を、シリアルコントローラおよびＭ Ｄ
Ａ （Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）な
ど、マイクロコンピュータに内蔵される各回路のエツジ
トリガ信号、指定アドレス値の一致信号等により行うこ
とによって、従来マイクロコンピュータ外部のベリヘラ
ルからの割込みやソフトウェアにより起動・停止を行っ
ていたタイマ・カウンタを、直接ハードウェアにより制
御することが可能となり、割込み処理やタイマーカウン
タを操作するためのプログラム量を削減することができ
るという効果がある。
また、タイマの起動および停止の各動作については、Ｃ
ＰＵが一切介在せず、内部バスのアドレス値および内蔵
ペリフェラルからの信号等により実行されるため、マイ
クロコンピュータに、内蔵されるペリフェラル動作を含
めた正確な処理時間の測定が可能となるという効果があ
る。更に、タイマ・カウンタをマイクロコンピュータに
内蔵し、実行時間測定用に専有させることにより、従来
ＩＣＥ側のシステムＣＰＵにより行っていた機能をター
ゲットのマイクロコンピュータに任せることができるた
め、ＩＣＥ本体の負担を軽減することができるという効
果も期待される。
ＰＵが一切介在せず、内部バスのアドレス値および内蔵
ペリフェラルからの信号等により実行されるため、マイ
クロコンピュータに、内蔵されるペリフェラル動作を含
めた正確な処理時間の測定が可能となるという効果があ
る。更に、タイマ・カウンタをマイクロコンピュータに
内蔵し、実行時間測定用に専有させることにより、従来
ＩＣＥ側のシステムＣＰＵにより行っていた機能をター
ゲットのマイクロコンピュータに任せることができるた
め、ＩＣＥ本体の負担を軽減することができるという効
果も期待される。
第１図および第２図は、それぞれ本発明の第１および第
２の実施例のブロック図、第３図は従来例のブロック図
、第４図はＩＣＥのブロック図である。 図において、１・・・・・・内部入力制御レジスタ、２
゜１０、１６・・・・・−制御レジスタ、３．１１．１
７・・・・・−分周器、４ 、１２．１８・−・・−カ
ウントレジスタ、５．１３゜１９・・・・・・カウンタ
、６．１４．２０・・・・・・表示レジスタ、７．１５
．２１・・・・・・内蔵割込みコントローラ。２２・・
・０．。 ターゲットシステム、２３・・・・・・ボ・ソド、２４
−・・・・・ターゲット用ＣＰＵ、２５・・・・・・Ｉ
ＣＥ本体、２６・・・・・・システム制御用ＣＰＵ。
２の実施例のブロック図、第３図は従来例のブロック図
、第４図はＩＣＥのブロック図である。 図において、１・・・・・・内部入力制御レジスタ、２
゜１０、１６・・・・・−制御レジスタ、３．１１．１
７・・・・・−分周器、４ 、１２．１８・−・・−カ
ウントレジスタ、５．１３゜１９・・・・・・カウンタ
、６．１４．２０・・・・・・表示レジスタ、７．１５
．２１・・・・・・内蔵割込みコントローラ。２２・・
・０．。 ターゲットシステム、２３・・・・・・ボ・ソド、２４
−・・・・・ターゲット用ＣＰＵ、２５・・・・・・Ｉ
ＣＥ本体、２６・・・・・・システム制御用ＣＰＵ。
Claims (1)
- 【特許請求の範囲】 １、タイマ・カウンタを内蔵するマイクロコンピュータ
において、 所定の内部クロックを分周して、第１のカウント・クロ
ックとして出力する分周器と、 予め設定される所定の基準アドレス値を保持するアドレ
スチェックレジスタと、 前記基準アドレス値と、現時点におけるＣＰＵのプログ
ラムカウンタにおける値とを比較して、両者の値が一致
する時点において、所定のパルス信号を第２のカウント
・クロックとして出力するアドレスチェックユニットと
、 前記第１および第２のカウント・クロックを入力して、
その何れかのカウント・クロックを選択して出力するク
ロック制御レジスタと、 を含むタイマ・カウンタを備えることを特徴とするマイ
クロコンピュータ。 ２、タイマ・カウンタを内蔵するマイクロコンピュータ
において、 所定の内部クロックを分周して、第１のカウント・クロ
ックとして出力する分周器と、 前記マイクロコンピュータ内部の周辺機器から入力され
る複数の内部入力信号ならびに所定の複数の外部入力信
号のエッジを検出して得られるトリガ信号を、第２のカ
ウント・クロックとして出力するパルスジェネレータと
、 前記第１および第２のカウント・クロックを入力して、
その何れかのカウント・クロックを選択して出力するク
ロック制御レジスタと、 を含むタイマ・カウンタを備えることを特徴とするマイ
クロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2299305A JPH04170687A (ja) | 1990-11-05 | 1990-11-05 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2299305A JPH04170687A (ja) | 1990-11-05 | 1990-11-05 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04170687A true JPH04170687A (ja) | 1992-06-18 |
Family
ID=17870818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2299305A Pending JPH04170687A (ja) | 1990-11-05 | 1990-11-05 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04170687A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0844594A (ja) * | 1994-08-03 | 1996-02-16 | Nec Corp | データ処理装置 |
-
1990
- 1990-11-05 JP JP2299305A patent/JPH04170687A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0844594A (ja) * | 1994-08-03 | 1996-02-16 | Nec Corp | データ処理装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH04257932A (ja) | ディジタルシグナルプロセッサのエミュレート用チップ | |
| JPH0589261A (ja) | マイクロコンピユータ | |
| JPH04170687A (ja) | マイクロコンピュータ | |
| US4710928A (en) | Method and apparatus for detecting the uncontrollable operation of a control system | |
| JPH04153839A (ja) | マイクロコンピュータ | |
| JPH02264340A (ja) | マイクロプロセッサ | |
| JP4345200B2 (ja) | プログラマブルコントローラのｉ／ｏユニット | |
| JP2760067B2 (ja) | エミュレーションシステム | |
| JPS63269239A (ja) | プロセツサの負荷測定方式 | |
| JPH0573296A (ja) | マイクロコンピユータ | |
| SU934474A1 (ru) | Устройство дл прерывани программ | |
| JPH02103613A (ja) | マイクロコンピュータ | |
| JPH0659910A (ja) | タイマ装置 | |
| JPH05333956A (ja) | タイマ回路 | |
| JPH0683652A (ja) | マイクロコンピュ−タシステム | |
| JPH04107748A (ja) | マイクロコンピュータ | |
| JP2667449B2 (ja) | ディジタル形保護継電装置 | |
| JPS63241622A (ja) | デ−タ処理装置 | |
| JPH0231247A (ja) | データ処理装置 | |
| JPH04225432A (ja) | ワンチップ・マイクロコンピュータの割り込み処理時間管理方式 | |
| JPH04287226A (ja) | クロックにより動作するデータ処理装置 | |
| JPH038005A (ja) | タイマ制御方式 | |
| JPH0451332A (ja) | プロセス／タスク実行時間測定回路 | |
| JPH0756777A (ja) | プログラム開発支援装置 | |
| JPH06131209A (ja) | 擬似エラー発生方式 |