JPH04172016A - レベル変換器 - Google Patents
レベル変換器Info
- Publication number
- JPH04172016A JPH04172016A JP2301277A JP30127790A JPH04172016A JP H04172016 A JPH04172016 A JP H04172016A JP 2301277 A JP2301277 A JP 2301277A JP 30127790 A JP30127790 A JP 30127790A JP H04172016 A JPH04172016 A JP H04172016A
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- JP
- Japan
- Prior art keywords
- inverter
- stage
- logic
- input
- output
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- Pending
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- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路の微小入力信号を増幅するレ
ベル変換器に関するものである。
ベル変換器に関するものである。
第５図は従来のレベル変換器を示す図である。
図において、ｌは入力端子、２は入力信号の直流成分を
遮断するコンデンサ、４は入力されたロジック信号を増
幅し論理を反転するインバータ、３はこのインバータ４
の出力をその入力に帰還する経路に介在する抵抗、５は
上記インバータ４の出力ロジック信号を論理レベルまで
増幅し論理を反転して出力するインバータ、６は入力無
信号時の雑音を防止するプルダウン抵抗である。
遮断するコンデンサ、４は入力されたロジック信号を増
幅し論理を反転するインバータ、３はこのインバータ４
の出力をその入力に帰還する経路に介在する抵抗、５は
上記インバータ４の出力ロジック信号を論理レベルまで
増幅し論理を反転して出力するインバータ、６は入力無
信号時の雑音を防止するプルダウン抵抗である。
次に動作について説明する。第６図は第５図をトランジ
スタレベルで表わした図である。同図において、第５図
と同一部分には同一符号を付する。
スタレベルで表わした図である。同図において、第５図
と同一部分には同一符号を付する。
４ｃ、４ｄはそれぞれ第５図のインバータ４を構成する
ＰチャンネルＭｏＳトランジスタ（以下Ｐｃｈ−Ｔｒと
いう）、ＮチャンネルＭＯＳトランジスタ（以下、Ｎｃ
ｈ−Ｔｒという）、５ｃ、５ｄはそれぞれ第５図のイン
バータ５を構成するＰｃｈ−Ｔｒ、Ｎｃｈ−Ｔｒである
。インバータ４の出力は抵抗３を介して入力に帰還して
いる。この入力信号はインバータ４のＰｃｈ−Ｔｒ４ｃ
。
ＰチャンネルＭｏＳトランジスタ（以下Ｐｃｈ−Ｔｒと
いう）、ＮチャンネルＭＯＳトランジスタ（以下、Ｎｃ
ｈ−Ｔｒという）、５ｃ、５ｄはそれぞれ第５図のイン
バータ５を構成するＰｃｈ−Ｔｒ、Ｎｃｈ−Ｔｒである
。インバータ４の出力は抵抗３を介して入力に帰還して
いる。この入力信号はインバータ４のＰｃｈ−Ｔｒ４ｃ
。
Ｎｃｈ−Ｔｒ４ｄのゲートおよび、コンデンサ２に接続
されているので抵抗３には直流電流か流れず、インバー
タ４の入力と出力は同一の電位となる。インバータ４と
インバータ５は同じサイズのＭＯＳｈランジスタで構成
されているので、それぞれのスレッショルド電圧ｖｔｈ
、及びＰｃｈ−Ｔｒ４ｃ、５ｃ、Ｎｃｈ−Ｔｒ４ｄ、５
ｄのそれぞれのトランスコンダクタンスｇｍｐ ｒ
ｇｍＮは同値となり、抵抗６をＲ１、電源電圧をＶｔ＋
ａとすると上記インバータ４の出力直流電圧ｖ４は次の
式で与えられる。
されているので抵抗３には直流電流か流れず、インバー
タ４の入力と出力は同一の電位となる。インバータ４と
インバータ５は同じサイズのＭＯＳｈランジスタで構成
されているので、それぞれのスレッショルド電圧ｖｔｈ
、及びＰｃｈ−Ｔｒ４ｃ、５ｃ、Ｎｃｈ−Ｔｒ４ｄ、５
ｄのそれぞれのトランスコンダクタンスｇｍｐ ｒ
ｇｍＮは同値となり、抵抗６をＲ１、電源電圧をＶｔ＋
ａとすると上記インバータ４の出力直流電圧ｖ４は次の
式で与えられる。
Ｖ、 ＝Ｖ ｔ ｈ−４Ｖ、 ・（１）△Ｖ２ ＃Ｖｏ
ｏ／ （１＋ ｇｍ、 Ｒ２） −（２１上記式（２）
てΔＶ２は微小な直流電圧である。
ｏ／ （１＋ ｇｍ、 Ｒ２） −（２１上記式（２）
てΔＶ２は微小な直流電圧である。
入力端子１から入力された微小ロジック信号はコンデン
サ２て直流成分か取り除かれ、上記Ｖ４を基準にして増
幅するロジック信号としてインノく一夕４に入力される
。インバータ４の人出力の関係は第７図のようになり、
ｖ４を基準として増幅する微小ロジック信号は論理反転
増幅されて出力される。インバータ４て出力されたロジ
ック信号はｖｔｈを境にして論理反転するインバータ５
に入力され、増幅されることにより、論理レベルのロジ
ック信号か得られる。
サ２て直流成分か取り除かれ、上記Ｖ４を基準にして増
幅するロジック信号としてインノく一夕４に入力される
。インバータ４の人出力の関係は第７図のようになり、
ｖ４を基準として増幅する微小ロジック信号は論理反転
増幅されて出力される。インバータ４て出力されたロジ
ック信号はｖｔｈを境にして論理反転するインバータ５
に入力され、増幅されることにより、論理レベルのロジ
ック信号か得られる。
また、入力無信号時では、雑音が混入した場合前記と同
様の動作によりインバータ４て雑音か増幅されるが、増
幅された後の雑音の大きさは通常ΔＶ２より小さく、ｖ
ｔｈを越えず、インバータ５の出力は常に“Ｈ”となる
。
様の動作によりインバータ４て雑音か増幅されるが、増
幅された後の雑音の大きさは通常ΔＶ２より小さく、ｖ
ｔｈを越えず、インバータ５の出力は常に“Ｈ”となる
。
ただし、Δｖ２はインバータ４て増幅されるロジック信
号はｖｔｈを超え、雑音はｖｔｈを超えないような信号
である。
号はｖｔｈを超え、雑音はｖｔｈを超えないような信号
である。
従来のレベル変換器は以上のように構成されているので
、式（２）でΔＶ２はインバータ４のＰｃｈ−Ｔｒのト
ランスコンダクタンスｇｍｐ、プルダウン抵抗６の値に
左右され、これらの値は本レベル変換器を製造するとき
相関関係なしにばらつき、Δｖ２の誤差か大きくなる。
、式（２）でΔＶ２はインバータ４のＰｃｈ−Ｔｒのト
ランスコンダクタンスｇｍｐ、プルダウン抵抗６の値に
左右され、これらの値は本レベル変換器を製造するとき
相関関係なしにばらつき、Δｖ２の誤差か大きくなる。
このためΔｖ２が大きくなった場合、入力される微小ロ
ジック信号がインバータ４で増幅されても最大値かｖｔ
ｈより小さくなり、インバータ５の出力に信号か現れな
いこともあり、逆にΔＶ２か小さく無信号時に混入され
る雑音かインバータ４で増幅されｖｔｈより大きくなり
、インバータ５の出力に雑音か現れるといった問題点か
あった。
ジック信号がインバータ４で増幅されても最大値かｖｔ
ｈより小さくなり、インバータ５の出力に信号か現れな
いこともあり、逆にΔＶ２か小さく無信号時に混入され
る雑音かインバータ４で増幅されｖｔｈより大きくなり
、インバータ５の出力に雑音か現れるといった問題点か
あった。
本発明は上記のような問題点を解消するためになされた
もので、１段目のインバータの出力直流電圧と２段目の
インバータのスレッショルド電圧との差の製造ばらつき
を小さくすることのできるレベル変換器を得ることを目
的とする。
もので、１段目のインバータの出力直流電圧と２段目の
インバータのスレッショルド電圧との差の製造ばらつき
を小さくすることのできるレベル変換器を得ることを目
的とする。
この発明に係るレベル変換器は、１段目のインバータと
２段目のインバータの内部トランジスタのＰｃｈ−Ｔｒ
とＮｃｈ−Ｔｒとのトランスコンダクタンス比を変える
ようにしたものである。
２段目のインバータの内部トランジスタのＰｃｈ−Ｔｒ
とＮｃｈ−Ｔｒとのトランスコンダクタンス比を変える
ようにしたものである。
この発明におけるレベル変換器は、従来型で用いていた
プルダウン抵抗を接続しなくても上記トランスコンダク
タンス比を変えたことによって１段目のインバータの出
力直流電圧と２段目のインバータのスレッショルド電圧
が異なるものとなり、無信号時の雑音を受けにくくなる
。
プルダウン抵抗を接続しなくても上記トランスコンダク
タンス比を変えたことによって１段目のインバータの出
力直流電圧と２段目のインバータのスレッショルド電圧
が異なるものとなり、無信号時の雑音を受けにくくなる
。
〔実施例〕
以下、本発明の一実施例を図について説明する。
第１図は本発明の一実施例によるレベル変換器を示した
構成図である。第２図は第１図をトランジスタレベルで
表わした図である。第１図、第２図とも第５図、第６図
と同一部分または相当部分には同一の符号を付する。第
２図において４ａ。
構成図である。第２図は第１図をトランジスタレベルで
表わした図である。第１図、第２図とも第５図、第６図
と同一部分または相当部分には同一の符号を付する。第
２図において４ａ。
４ｂはそれぞれインバータ４を構成するＰｃｈ−Ｔｒ、
Ｎｃｈ−Ｔｒ、５ａ、５ｂはそれぞれインバータ５を構
成するＰｃｈ−Ｔｒ、Ｎｃｈ−Ｔｒである。
Ｎｃｈ−Ｔｒ、５ａ、５ｂはそれぞれインバータ５を構
成するＰｃｈ−Ｔｒ、Ｎｃｈ−Ｔｒである。
次に動作について説明する。インバータ４の出力は抵抗
３を介して入力に帰還しており、この入力点はインバー
タ４のＰｃｈ−Ｔｒ４ａ、Ｎｃｈ−Ｔｒ４ｂのゲートお
よびコンデンサ２に接続されているので、抵抗３に直流
電流は流れず、インバータ４の入力と出力は同電位とな
る。インバータ４のＰｃｈ−Ｔｒ４ａ、Ｎｃｈ−Ｔｒ４
ｂのトランスコンダクタンス及びスレッショルド電圧を
それぞれｇｍｐ＊、 ｇｍｓａ、 Ｖ ｔ ｈ １
とすると、インバータ４の出力直流電圧Ｖ４はＶ ｔ
ｈ Ｉの近傍で変化するから近似的に次の式で与えられ
る。
３を介して入力に帰還しており、この入力点はインバー
タ４のＰｃｈ−Ｔｒ４ａ、Ｎｃｈ−Ｔｒ４ｂのゲートお
よびコンデンサ２に接続されているので、抵抗３に直流
電流は流れず、インバータ４の入力と出力は同電位とな
る。インバータ４のＰｃｈ−Ｔｒ４ａ、Ｎｃｈ−Ｔｒ４
ｂのトランスコンダクタンス及びスレッショルド電圧を
それぞれｇｍｐ＊、 ｇｍｓａ、 Ｖ ｔ ｈ １
とすると、インバータ４の出力直流電圧Ｖ４はＶ ｔ
ｈ Ｉの近傍で変化するから近似的に次の式で与えられ
る。
この（３）式で例えばｇｍｐ４＝２．２ ｍＱ、ｇｍＮ
ｉ＝２゜８ ｍＱ、Ｖｏｏ＝５Ｖとすると、 となる。
ｉ＝２゜８ ｍＱ、Ｖｏｏ＝５Ｖとすると、 となる。
また、インバータ５のＰｃｈ−Ｔｒ５ａ、Ｎｃｈ−Ｔｒ
５ｂのトランスコンダクタンス及びスレッショルド電圧
をそれぞれｇｍｐｓ＋ ｇｍｓｉ＋ Ｖ ｔｈ２とす
ると、その出力直流電圧はＶｔｈ２はそれぞれ次の式で
与えられる。
５ｂのトランスコンダクタンス及びスレッショルド電圧
をそれぞれｇｍｐｓ＋ ｇｍｓｉ＋ Ｖ ｔｈ２とす
ると、その出力直流電圧はＶｔｈ２はそれぞれ次の式で
与えられる。
この（４）式で一例としてｇｍ□＝１．５ｍυ、 ｇ
ｍｎｓ＝１．５ ｍＱ、Ｖｏｂ＝５Ｖとすると、となる
。
ｍｎｓ＝１．５ ｍＱ、Ｖｏｂ＝５Ｖとすると、となる
。
上記の例のように、Ｖ ｔ ｈ ＋ 、 Ｖ ｔ ｈｔ
の値はＶｔｈ＋ ＜Ｖｔｈ、となるように設定し、Δｖ
１＝ Ｖ ｔ ｈ ｔ Ｖ ｔ ｈ ＋ とする。
の値はＶｔｈ＋ ＜Ｖｔｈ、となるように設定し、Δｖ
１＝ Ｖ ｔ ｈ ｔ Ｖ ｔ ｈ ＋ とする。
入力端子ｌから入力された微小ロジック信号はコンデン
サ２で直流成分が取り除かれ、上記ｖ４を基準にして振
幅するロジック信号としてインバータ４に入力される。
サ２で直流成分が取り除かれ、上記ｖ４を基準にして振
幅するロジック信号としてインバータ４に入力される。
インバータ４は第３図に示すようにＶ ｔ ｈ ｌで反
転論理する入出力特性を持っており、ｖ４を基準として
振幅する微小ロジック信号は論理反転増幅されて出力さ
れる。そしてインバータ４で出力されたロジック信号は
、第４図のようにＶ ｔ ｈ ｚで論理反転する入出力
特性を持つインバータ５に入力され増幅されることによ
り論理レベルのロジック信号が得られる。
転論理する入出力特性を持っており、ｖ４を基準として
振幅する微小ロジック信号は論理反転増幅されて出力さ
れる。そしてインバータ４で出力されたロジック信号は
、第４図のようにＶ ｔ ｈ ｚで論理反転する入出力
特性を持つインバータ５に入力され増幅されることによ
り論理レベルのロジック信号が得られる。
また、入力無信号時では、雑音が混入した場合、上述し
たようにして、インバータ４で雑音も増幅されるが、Ｖ
ｔ ｈ＋ ＜Ｖ ｔ ｈｔと設定しているのでインバ
ータ４で増幅された雑音はＶｔｈｔの値を超えず、イン
バータ５の出力は常に“Ｈ”となる。
たようにして、インバータ４で雑音も増幅されるが、Ｖ
ｔ ｈ＋ ＜Ｖ ｔ ｈｔと設定しているのでインバ
ータ４で増幅された雑音はＶｔｈｔの値を超えず、イン
バータ５の出力は常に“Ｈ”となる。
ただし、Δｖ１はインバータ４で増幅されるロジック信
号がＶｔｈ、を超えるように、かつ雑音はＶｔｈｚを超
えないように設定する必要かあり、従って、充分な余裕
を見越してスレッショルド電圧の通常のばらつきの範囲
以上である０、２Ｖ以上とするのが望ましい。
号がＶｔｈ、を超えるように、かつ雑音はＶｔｈｚを超
えないように設定する必要かあり、従って、充分な余裕
を見越してスレッショルド電圧の通常のばらつきの範囲
以上である０、２Ｖ以上とするのが望ましい。
以上のように、本発明に係るレベル変換器によれば、レ
ベル変換器を式（３）、 （４）で表わされるようなス
レッショルド電圧を持つインバータで構成した、即ち第
１の論理素子のＰチャネルトランジスタとＮチャネルト
ランジスタのトランスコンダクタンス比を第２の論理チ
ャネルのそれと変えるようにしたので、半導体集積回路
内ではｇｍＰ、とｇｍｐｓ＋ ｇｍｓａとｇ ｍ Ｎ
ｓは相関関係かあり、同傾向の値を示すため、Ｖｔｈ
、とＶ ｔ ｈ ２は同傾向にばらつき、ΔＶ１の誤差
を小さくできるという効果がある。
ベル変換器を式（３）、 （４）で表わされるようなス
レッショルド電圧を持つインバータで構成した、即ち第
１の論理素子のＰチャネルトランジスタとＮチャネルト
ランジスタのトランスコンダクタンス比を第２の論理チ
ャネルのそれと変えるようにしたので、半導体集積回路
内ではｇｍＰ、とｇｍｐｓ＋ ｇｍｓａとｇ ｍ Ｎ
ｓは相関関係かあり、同傾向の値を示すため、Ｖｔｈ
、とＶ ｔ ｈ ２は同傾向にばらつき、ΔＶ１の誤差
を小さくできるという効果がある。
第１図は本発明の一実施例によるレベル変換器を示した
構成図、第２図は第１図をトランジスタレベルで表わし
た図、第３図は第１図の１段目インバータの入出力特性
を示す図、第４図は第１図の２段目インバータの入出力
特性を示す図、第５図は従来のレベル変換器の構成を示
す図、第６図は第５図をトランジスタレベルで表わした
図、第７図は第５図の１段目インバータの入出力特性を
示す図である。 第１図において、４は第１の論理素子、５は第２の論理
素子、３は抵抗、２はコンデンサ、４ｃ。 ５ｃはＰチャネルトランジスタ、５ｃ、５ｄはＮチャネ
ルトランジスタである。 なお図中同一符号は同−又は相当部分を示す。
構成図、第２図は第１図をトランジスタレベルで表わし
た図、第３図は第１図の１段目インバータの入出力特性
を示す図、第４図は第１図の２段目インバータの入出力
特性を示す図、第５図は従来のレベル変換器の構成を示
す図、第６図は第５図をトランジスタレベルで表わした
図、第７図は第５図の１段目インバータの入出力特性を
示す図である。 第１図において、４は第１の論理素子、５は第２の論理
素子、３は抵抗、２はコンデンサ、４ｃ。 ５ｃはＰチャネルトランジスタ、５ｃ、５ｄはＮチャネ
ルトランジスタである。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）少なくとも２つ以上の相補型ＭＯＳ論理素子を有
し、 第１の論理素子は反転型の論理素子であり、上記第１の
論理素子の入力と出力間には抵抗が接続され、 上記第１の論理素子の入力と上記抵抗との接続点にコン
デンサの一端が接続され、 上記論理素子の出力と上記抵抗との接続点に第２の論理
素子の入力が接続されているレベル変換器において、 上記第１の論理素子のＰチャネルトランジスタとＮチャ
ネルトランジスタのトランスコンダクタンス比は上記第
２の論理素子のそれと異なっており、 上記第１の論理素子の論理的閾値電圧と上記第２の論理
素子の論理的閾値電圧の差が少なくとも、０．２Ｖ以上
あることを特徴とするレベル変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2301277A JPH04172016A (ja) | 1990-11-05 | 1990-11-05 | レベル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2301277A JPH04172016A (ja) | 1990-11-05 | 1990-11-05 | レベル変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04172016A true JPH04172016A (ja) | 1992-06-19 |
Family
ID=17894888
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2301277A Pending JPH04172016A (ja) | 1990-11-05 | 1990-11-05 | レベル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04172016A (ja) |
-
1990
- 1990-11-05 JP JP2301277A patent/JPH04172016A/ja active Pending
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