JPH04172273A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体集積回路に関するものである。

〔従来の技術〕

第３図は、例えば特開昭６０−８２９７９に示された半
導体集積回路１及び半導体集積回路１の製造試験を行う
場合の電気的構成を示す図である。

図において、内部論理回路部６の出力はＡＮＤ回路から
なる論理出力遮断用ゲート回路９１の一方の入力端子に
接続されており、論理出力遮断用ゲート回路９１の他方
の入力端子は第１の制御信号Ｃ１が印加される第１の制
御信号入力用端子７に接続されている。又、論理出力遮
断用ゲート回路９１の出力はＯＲ回路からなる出力固定
用ゲート回路９２の一方の入力端子に接続され、出力固
定用ゲート回路９２の他方の入力端子は第２の制御信号
Ｃ２が印加される第２の制御信号入力用端子８に接続さ
れており、出力固定用ゲート回路９２の出力は出力回路
部５に入力される。更に、出力回路部５の出力端子５２
とグランド５５間には定電流源５３及び電圧計５４が並
列接続されている。

次に、従来技術の動作について説明する。半導体集積回
路１の製造試験の一項目として一般的に行われているも
のに、「出力電圧レベル試験」がある。この試験は、半
導体集積回路１の出力端子即ち、出力回路部５の出力端
子５２における電圧レベルが、一定の直流電流負荷に対
して正しいレベルを保持しているか否かを調べるもので
あり、第３図に示す従来技術は当該試験を容易に且つ短
時間で行える様にすることを目的としている。

まず、第１の制御信号入力用端子７が“Ｌ”レベルに設
定された′ものとすると、論理出力遮断用ゲート回路９
１の出力は“Ｌルーベルに固定される。即ち、内部論理
回路部６の出力信号Ｘは出力回路部５に到達しえなくな
る。そこで、第２の制御信号入力用端子８を所定の論理
レベルに設定すれば、出力回路部５は第２の制御信号入
力用端子８に設定された論理レベルに相当する論理レベ
ルを出力することになる。例えば、出力回路部５か正論
理回路であるときには、第２の制御信号入力用端子８を
“Ｈ°レベルに設定すれば出力回路部５の出力端子５２
も“Ｈ°レベルとなり、又第２の制御信号入力用端子８
を“Ｌ”レベルに設定すれば、出力回路部５の出力端子
５２も“Ｌ°レベルとなる。

そこで、第２の制御信号人力用端子８のレベルを“Ｈ°
レベルに設定すると出力回路部５は“Ｈルーベルを出力
するので、出力回路部５よりグランド５５へ流れる方向
へ定電流源５３から所定の負荷電流を流せば、出力回路
部５の出力端子５２における電圧が期待したレベルを保
っているか否か、即ち“Ｈ°レベルである電源電圧のレ
ベルからの降下分が所定値以下であるか否かを、電圧計
５４により測定し確認することができる。

同様に第２の制御信号入力用端子８のレベルを“Ｌ°レ
ベルに設定すると出力回路部５は“Ｌ゛レベル出力する
ので、グランド５５より出力回路部５へ流れる方向へ定
電流源５３から所定の負荷電流を流せば、出力回路部５
の出力端子５２における電圧が期待したレベルを保って
いるか否か、即ち“Ｌ”レベルであるグランドレベルか
らの上昇が所定値以下であるか否かを、電圧計５４によ
り測定し確認することができる。

尚、−船釣には一個の半導体集積回路１に対して複数の
出力回路部５が存在するのが通常であり、かかる場合に
はそれぞれの出力回路部５に対して論理出力遮断用ゲー
ト回路９１と出力固定用ゲート回路９２を設けておく必
要がある。尚、第１及び第２の制御信号Ｃ１及びＣ２は
それぞれの論理出力遮断用ゲート回路９１及び・出力固
定用ゲート回路９２に対して共通に接続すれば良い。こ
のように構成すれば、上記動作手順により全ての出力回
路部５の出力論理レベルを共通の第２の制御信号入力用
端子８から制御することが可能である。

以上の様に、従来技術は「出力電圧レベル試験」を内部
論理回路部６の動作とは無関係に行えるようにした点で
試験手順を容易化できる効果がある。

〔発明が解決しようとする課題〕

一般には上記のような試験は半導体集積回路の製造業者
の範躊て実施すべきものであり、従ってユーザに対して
は第１及び第２の制御信号入力用端子７，８等の機能は
非開放である場合が多い。

仮にその機能が開放されていてもユーザにとってはそれ
を活用するメリットが見いだしにくい。これは従来技術
が、あくまで半導体集積回路の製造試験の容易化を目的
としており、ユーザ側での試験容易化、即ち実装基板レ
ベルやシステムレベルの製造試験容品化までをも考慮し
たものではない為である。

この発明は上記のような問題点を解決するためになされ
たもので、その主な目的は従来技術が提供するような半
導体集積回路の製造試験を容易化すると共に、ユーザ側
での製造試験、特に実装基板レベルの試験をも容易化す
るような機能を実現することにある。

〔課題を解決するための手段〕

この発明に係る半導体集積回路は、半導体集積回路の複
数の入力端子に接続され、入力端子の全てに同し論理レ
ベルが設定されている場合には所定の論理レベルを出力
する入力論理レベル検出手段と、半導体集積回路の内部
論理回路部と複数の出力回路のとの間に接続され、かつ
外部から供給される第１及び第２の制御信号と入力論理
レベル検出手段の出力信号とによって複数の出力回路の
出力論理レベルを制御する制御手段とを備えたものであ
る。

〔作用〕

制御手段は、外部から半導体集積回路に供給される第１
の制御信号によって内部論理回路部の出力信号が出力回
路部へ伝達されないように、内部論理回路の出力信号を
遮断する。

又、入力論理レベル検出手段は入力端子部てに同−論理
レベルが設定されたことを検出して、所定の論理レベル
の信号を制御手段へ与える。

更に、制御手段には半導体集積回路の外部から第２の制
御信号が加えられる。

その結果、制御手段は第２の制御信号及び論理レベル検
出手段の出力信号によって、出力回路部の出力論理レベ
ルを制御することとなる。

〔実施例〕

第１図は、この発明の一実施例である半導体集積回路１
の電気的構成を示す図である。

図において、入力端子部２はｍ個の入力端子ｉ〜ｉ　か
らなり、各入力端子１１〜ｉ、はそれ１　　　　　■ ぞれ入力回路部４の対応する入力回路４１に接続されて
いる。又、入力回路部４の出力は内部論理回路部６と入
力論理レベル検出回路１０に接続されている。この入力
論理レベル検出回路１０は、初段のｍ入力ＡＮＤゲート
１１及びｍ入力ＯＲゲート１２と次段のＡＮＤ−ＯＲゲ
ート１３からなり、次段のＡＮＤ−ＯＲゲート１３は、
一方の入力端子がｍ入力ＡＮＤゲート１１の出力に接続
されたＡＮＤゲート１３１．一方の入力端子がｍ入力Ｏ
Ｒゲート１２の出力に接続され、かつ他方の端子が与え
られた論理レベルを反転させる機能を有するＡＮＤゲー
ト１３２及びＡＮＤゲート１３１及び１３２の出力に接
続されたＯＲゲート１３３よりなる。更に、ＡＮＤゲー
ト１３１及び１３２の他方の端子はともに第２の制御信
号入力用端子８に接続されるとともに、ＯＲゲート１３
３の出力は出力論理レベル制御回路９の一つの出力固定
用ゲート回路９２１の一方の入力端子に接続されている
。

又、出力論理レベル制御回路９は内部論理回路部６と出
力回路部５の間に接続されており、出力回路部５の各出
力回路５１は出力端子部３の各出力端子θｌ〜θ。に接
続されている。その他の構成要素は従来例と同様である
。

次に、第１図に示した半導体集積回路１の動作について
説明する。

まず、第１の制御信号入力用端子７を“Ｌ°レベルに設
定する。このとき出力論理レベル制御回路９の全ての論
理出力遮断用ゲート回路９１の出力は、内部論理回路部
６の出力とは無関係に“Ｌ”レベルとなる。従って、第
２の制御信号入力用端子８に与えられる論理レベルによ
り、出力端子θ　〜θ　の内、ｎ−１個の出力端子θ１
〜θ。−ｎ １の出力論理レベルを制御することができる。

今、第２の制御信号入力用端子８に“Ｈ”レベルを与え
たものとすれば、出力端子θ１〜θｎ−１のレベルは全
て“Ｈ゛レベルなる。

このとき、入力端子１１〜１．を全で“Ｈ”　レベルに
設定すれば、入力論理レベル検出回路１０の動作は次の
通りとなる。即ち、ｍ入力ＡＮＤゲート１１及びｍ入力
ＯＲゲート１２の出力は“Ｈ”レベルとなるので、ＡＮ
Ｄゲート１３１の一方の入力端子及び他方の入力端子に
はともに“Ｈ°レベルの論理信号が加えられ、ＡＮＤゲ
ート１３２の一方の入力端子には“Ｈ°レベルの論理信
号が、他方の入力端子には“Ｌ゛レベル論理信号が加え
られる。従って、入力論理レベル検出回路１０の出力は
“Ｈ°レベルとなり、入力端子１１〜ｉ、に設定された
論理レベルと同一となる。又、出力固定用ゲート回路９
２１は入力論理レベル検出回路１０の出力の論理レベル
に等しい論理レベルを出力するので、出力端子θ　には
“Ｈ”レベルが出力され、出力端子０１〜θ。全てに゛
Ｈ°レベルが出力されたことになる。

同様に第２の制御信号入力用端子８に“Ｌ”レベルを与
えると、出力端子θ　〜θ　　の出力はＩ　　　ｎ−１ 全て“Ｌ°レベルとなる。このとき、入力端子１１〜ｉ
　を全て“Ｌ”レベルに設定すれば出力端■ 子ｏｎには“Ｌ”レベルが出力されるので、出力端子θ
ｌ〜θ。全てに“Ｌ”レベルが出力されたことになる。

以上第１図の半導体集積回路１においては、入力端子１
１〜ｉ、全てに同一の論理レベルが与えられた場合に、
その同一の論理レベルが出力端子θ　に出力される場合
を示したが、入力端子１１〜ｉ　全てに一様に与えられ
た論理レベルと反対■ の論理レベルが出力端子θ　に出力される様に入力論理
レベル検出回路１０を構成してもよい。例えば、ＯＲゲ
ート１３３をＮＯＲゲートとして、入力端子ｉ　ｌ−ｉ
　、全てに“Ｈ＃レベルが与えられたとき出力端子θ　
に“Ｌ”レベルを、入力端子１ｌ−１Ｉ全てに“ビレベ
ルが与えられたとき出力端子θ　に“Ｈ゛レベル出力さ
せることかてきる。

即ち、入力端子１１〜ＩＩ全てに一様に与えられた論理
レベルとｗカ端子θ　に８カされる論理レベルとの間に
一定の相関関係が常に成立するように入力論理レベル検
出回路１０を構成すればよい。

又、第１図の半導体集積回路１においては、入力論理レ
ベル検出回路１０の出力論理レベルを出力端子θ　にの
み出力する場合を示したが、入力論理レベル検出回路１
０の出力論理レベルを複数の出力端子に出力する様に構
成することもてきる。

以上、本発明に係る半導体集積回路の特徴は、半導体集
積回路の複数の出力端子の内、数個の出力端子の出力論
理レベルを半導体集積回路の外部から供給される第１及
び第２の制御信号によって制御できる機能を持つととも
に、複数の入力端子に同一の論理レベルが与えられたこ
とを検出して所定の論理レベルを複数の出力端子の内、
他の出力端子に与える機能をも合せ持ったことにある。

次に、この発明に係る半導体集積回路が他の半導体集積
回路とともに実装基板上に搭載された場合にこの発明が
この様に実装基板レベルでの製造試験を容易なものとす
ることができるのかを第２図に即して具体的に説明する
ことにする。

ここで第２図は、この発明に係る半導体集積回路１が他
の半導体集積回路３０（以後、ＬＳＩと呼ぶ。）ととも
に実装基板２０へ搭載されている場合の電気的構成を示
す図である。

図において、ＬＳＩ３０はバウンダリスキャン方式を採
用した半導体集積回路であって、６個のバウンダリスキ
ャンラッチ３１（以後、ＢＳラッチと呼ぶ。）と内部ロ
ジック回路６１より構成されてなり、２個のＬＳ　Ｉ　
３０の・間に半導体集積回路１が接続されている。ここ
でバウンダリスキャン方式とは、図２に示す様にＬＳＩ
３０の入出力端子それぞれにＢＳラッチ３１を設け、テ
ストモード信号入力端子７（第１図における第１の制御
信号入力用端子７に相当）に所定の論理レベル（ｉＦ！
２図においては“Ｌ°レベル）が設定されたときのみ、
ＢＳラッチ３１が全て連鎖状に接続されてシフトレジス
タ（以後、ＢＳレジスタと呼ぶ。

）を成す様に構成される方式をいう。

更に、ＬＳＩ３０はＢＳラッチ３］に対して直列にデー
タを入出力するためのスキャンイン信号入力端子２１及
びスキャンアウト信号出力端子２２、システムクロック
信号入力端子２３及びＢＳレジスタを駆動するためのス
キャンクロック信号入力端子２４を備えている。尚、第
１図でいう第２の制御信号入力用端子８を、第２図にお
いては出力論理レベル設定端子８と呼ぶことにする。

以上の構成において、各ＢＳラッチ３１は通常動作時に
は切断されており、ＬＳＩ３０の入力信号は入力側のＢ
Ｓラッチ３１をバイパスして内部ロジク回路６１に入力
され、内部ロジック回路６１の出力信号は出力側のＢＳ
ラッチ３１をバイパスしてＬＳＩ３０の出力信号として
出力されているが、システムクロック信号入力端子２３
にシステムクロック信号が与えられた時には各ＢＳラッ
チ３１にバイパス中の入出力データが取り込まれる。

また、ＢＳラッチ３１がＢＳレジスタを構成している状
態においては、入力側のＢＳラッチ３１に保持されてい
るデータがＬＳＩ３０の人力信号より優先して内部ロジ
ック回路６１に加えられ、出力側のＢＳラッチ３１に保
持されているデータが内部ロジック回路６１の出力信号
より優先してＬＳＩ３０の出力信号として出力されるよ
うに、ＢＳラッチ３１は構成されている。

以下、個々の素子の動作及び実装基板２０の試験手順に
ついて説明する。

まず、テストモード信号入力端子７を“Ｌ”レベルに設
定する。このときＬＳ　Ｉ　３０はＢＳレジスタが機能
する状態になり、半導体集積回路１は既に述べたように
出力論理レベルの一部が出力論理レベル設定端子８に与
えられる論理レベルて制御される状態になる。

今、出力論理レベル設定端子８に“Ｈ”レベルを与える
と、既に述べた動作により半導体集積回路１の出力端子
θ　〜θ３の内、出力端子θ１及■ びθ２に″Ｈ゛レベルが出力される。一方、出力端子θ
３の出力は半導体集積回路１の入力端子ｉｌ〜１３の入
力論理レベルに依存するため、この時点ではまだ定まら
ない。

次に、スキャンクロック信号入力端子２４からスキャン
クロツタを与えながらスキャンイン信号入力端子２１に
設定されたスキャンインデータを直列に１２個のＢＳラ
ッチ３１全てに入力してゆく。

今、１２個のＢＳラッチ３１全てに“Ｈ゛レベルデータ
が入力されたものとすると、既述した通りＢＳラッチ３
１に保持されているデータが論理ロジック回路６１の出
力より優先するので、半導体集積回路１の入力端子１１
〜１３全てに“Ｈルベルが入力される状態になる。従っ
て、既述した動作により半導体集積回路１の出力端子θ
３には“Ｈ°レベルが出力される。よって、出力端子θ
　〜θ３全てに“Ｈ°レベルが出力されたことになる。

次にテストモード信号入力端子７を“Ｈ°レベルに設定
すると、各ＢＳラッチ３１の接続は切断され通常の動作
状態になる。このとき、システムクロック信号入力端子
２３からシステムクロック信号を１回だけ入力すると、
半導体集積回路１の出力端子θ１〜θ３から出力されて
いる“Ｈ“レベルの出力信号が右側のＬＳ　Ｉ　３０の
入力端子に伝達され、入力側のＢＳラッチ３１に取り込
まれる。

その後テストモード信号入力端子７を再び“Ｌ。

レベルに設定し、ＬＳ　Ｉ　３０のＢＳレジスタを再構
成する。そして、スキャンクロック信号入力端子２４か
らスキャンクロックを１２回分入力することにより１２
個のＢＳラッチ３１に保持されているデータをスキャン
アウト信号出力端子２２から順次に出力させる。その結
果、スキャンアウト信号出力端子２２から出力されるデ
ータの内、その４番目から６番目に出力されるデータが
全て“Ｈ”レベルであれば、ＬＳＩ３０と半導体集積回
路１との間の実装基板上の各接続は正常であると判断で
きる。

以下、上記と全く同一手順で以下の確認を行うこともで
きる。

まず、テストモード信号入力端子７を“Ｌ°レベルに設
定する。このとき、ＬＳＩ３０はＢＳレジスタが機能す
る状態となり、半導体集積回路１はその出力論理レベル
の一部が出力論理レベル設定端子８に与えられる論理レ
ベルによって制御される状態となる。

今、出力端子レベル設定端子８に“Ｌ°レベルを与える
と、既に述べた動作により半導体集積回路１の出力端子
θ　〜θ３の内、出力端子θ１及びθ２に“Ｌ°レベル
が出力される。一方、出力端子θ３の出力は半導体集積
回路１の入力端子１１　＝ｉ３の入力論理レベルに依存
するためこの時点ではまだ定まらない。

次にスキャンクロック信号入力端子２４からスキャンク
ロックを与えながらスキャンイン信号入力端子２１に設
定されたスキャンインデータを直列に１２個のＢＳラッ
チ３１全てに入力してゆく。

今、１２個のＢＳラッチ３１全てに“Ｌ°レベルのデー
タが入力されたものとすると、既述した通りＢＳラッチ
３１に保持されているデータが論理ロジック回路６１の
出力により優先するので、半導体集積回路１の入力端子
ｉ　　−ｉ３全てに“Ｌ”レベルが入力される状態にな
る。従って、既述した動作により半導体集積回路１の出
力端子θ３には“Ｌ″レベル出力される。よって、出力
端子θ　〜θ３すべてに１Ｌ”レベルが出力されたこと
になる。

次に、テストモード信号入力端子７を“Ｈ”レベルに設
定すると、各ＢＳラッチ３１の接続は切断され通常の動
作状態となる。このとき、システムクロック信号入力端
子２３からシステムクロック信号を１回だけ入力すると
、半導体集積回路１の出力端子θ　〜θ３から出力され
ている“Ｌ。

レベルの出力信号が右側のＬＳＩ３０の入力端子に伝達
され、入力側のＢＳラッチ３１に取り込まれる。

その後テストモード信号入力端子７を再び“Ｌ“レベル
に設定し、ＬＳＩ３０のＢＳレジスタ３１を再構成する
。そして、スキャンクロック信号入力端子２４からスキ
ャンクロックを１２回分入力することにより１２個のＢ
Ｓラッチ３１に保持されているデータをスキャンアウト
信号出力端子２２から順次に出力させる。その結果、ス
キャンアウト信号出力端子２２から出力されるデータの
内、その４番目から６番目に出力されるデータが全て“
Ｌ＃レベルであれば、ＬＳＩ３０と半導体集積回路１と
の間の実装基板上の各接続は正常であると判断できる。

以上のように、都合２回の試験手順を実行することによ
って、ＬＳ　Ｉ　３０と半導体集積回路１との間の実装
基板上での電気的な接続を確認することができる。

〔発明の効果〕

以上のようにこの発明によれば、実装基板上において、
この発明に係る半導体集積回路の入力端子と他の半導体
集積回路の出力端子との間の電気的接続及びこの発明に
係る半導体集積回路の出力端子と他の半導体集積回路の
入力端子との間の電気的接続が正しいか否か等、ユーザ
ーの範躊で行われる実装基板レベルの試験を容易化でき
る効果がある。

【図面の簡単な説明】

ｍ１図はこの発明の一実施例である半導体集積回路の電
気的構成図、第２図はこの発明に係る半導体集積回路を
他の半導体集積回路とともに実装基板上へ搭載した場合
の電気的構成図、第３図は従来の半導体集積回路及びそ
の製造試験を行う場合の電気的構成図である。 図において、１は半導体集積回路、５は出力回路部、６
は内部論理回路部、９は出力論理レベル制御回路、１０
は入力論理レベル検出回路、１１〜ｉ　は入力端子、θ
１〜θ。は出力端子、Ｃ１麿 は第１の制御信号、Ｃ２は第２の制御信号である。 なお、各図中同一符号は同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）内部論理回路部と出力回路部を有する半導体集積
   回路であって、 前記内部論理回路部に接続され、入力論理信号が入力さ
   れる複数の入力端子と、 前記複数の入力端子に接続され、前記複数の入力端子が
   全て同じ論理レベルに設定されている場合には所定の論
   理レベルを出力する入力論理レベル検出手段と、 前記内部論理回路部と前記出力回路部の間に接続され、
   前記半導体集積回路の外部から供給される第１の制御信
   号によって前記内部論理回路部からの出力信号を遮断す
   るとともに、前記半導体集積回路の外部から供給される
   第２の制御信号及び前記入力論理レベル検出手段の出力
   信号によって、前記出力回路部の出力論理レベルを制御
   する制御手段と、 前記出力回路部に接続され、前記出力回路部の論理出力
   信号が出力される複数の出力端子とを備えたことを特徴
   とする半導体集積回路。