JPS6316785B2 - - Google Patents
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- Publication number
- JPS6316785B2 JPS6316785B2 JP13196480A JP13196480A JPS6316785B2 JP S6316785 B2 JPS6316785 B2 JP S6316785B2 JP 13196480 A JP13196480 A JP 13196480A JP 13196480 A JP13196480 A JP 13196480A JP S6316785 B2 JPS6316785 B2 JP S6316785B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- register
- memory bank
- read
- holding means
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0607—Interleaved addressing
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Complex Calculations (AREA)
Description
【発明の詳細な説明】
本発明はパイプライン演算装置におけるアドレ
ス制御方式に関し、特に２以上のベクトルレジス
タにセツトされる複数個のエレメントをそれぞれ
インタリーブしてメモリバンクに格納するように
したパイプライン演算装置において、上記エレメ
ントのセツトされているメモリバンクのアドレス
記入部を簡単な構成により得ることができるよう
にしたアドレス制御方式に関する。
ス制御方式に関し、特に２以上のベクトルレジス
タにセツトされる複数個のエレメントをそれぞれ
インタリーブしてメモリバンクに格納するように
したパイプライン演算装置において、上記エレメ
ントのセツトされているメモリバンクのアドレス
記入部を簡単な構成により得ることができるよう
にしたアドレス制御方式に関する。
従来のパイプライン演算装置では、ベクトル演
算ai＋bi＝ci（ｉ＝０〜ｎ）を行なうとき、第１
図に示すように、ベクトルレジスタを例えば複数
のメモリバンク＃０〜＃２で構成しておき、メモ
リバンク＃０にエレメントa0，a1，……anをセツ
トし、メモリバンク＃１にエレメントb0，b1……
bnをセツトし、これらのメモリバンク＃０、
＃１から上記各エレメントを順次読出して、演算
装置１で上記演算を行ない、その演算結果C0，
C1……Cnをメモリバンク＃２にセツトしていた。
したがつてメモリバンク＃０および＃１からエレ
メントa0，a1……anおよびb0，b1……bnを読出し
ているときに、これらのメモリバンク＃０，＃１
に書込むことができない。それ故、例えば演算装
置２で乗算を行ないその結果を特定のエレメン
ト、例えばa1として書込み処理を行なうような場
合には、メモリバンク＃０から上記ベクトル演算
のために必要なエレメントが全部読出された後で
なければ上記書込み処理を行なうことができず、
しかもこの読出しのためにメモリバンクが長時間
占有されるので、データ処理速度が遅くなるとい
う問題が存在する。
算ai＋bi＝ci（ｉ＝０〜ｎ）を行なうとき、第１
図に示すように、ベクトルレジスタを例えば複数
のメモリバンク＃０〜＃２で構成しておき、メモ
リバンク＃０にエレメントa0，a1，……anをセツ
トし、メモリバンク＃１にエレメントb0，b1……
bnをセツトし、これらのメモリバンク＃０、
＃１から上記各エレメントを順次読出して、演算
装置１で上記演算を行ない、その演算結果C0，
C1……Cnをメモリバンク＃２にセツトしていた。
したがつてメモリバンク＃０および＃１からエレ
メントa0，a1……anおよびb0，b1……bnを読出し
ているときに、これらのメモリバンク＃０，＃１
に書込むことができない。それ故、例えば演算装
置２で乗算を行ないその結果を特定のエレメン
ト、例えばa1として書込み処理を行なうような場
合には、メモリバンク＃０から上記ベクトル演算
のために必要なエレメントが全部読出された後で
なければ上記書込み処理を行なうことができず、
しかもこの読出しのためにメモリバンクが長時間
占有されるので、データ処理速度が遅くなるとい
う問題が存在する。
これを改善するために、第２図に示す如く、メ
モリバンク３，４，５，６をベクトルレジスタ部
＃０〜＃ｎに区分けして、エレメントa0，a1…
…，b0，b1……，c0，c1……，……，n0，n1……
をインタリーブしてセツトすることが提案されて
いる。この場合には、第３図に示す如く、まず初
めのサイクルでメモリバンク３からエレメントa0
を読出してリードレジスタ１１にセツトする。次
のサイクルでリードレジスタ１１にセツトされた
エレメントa0をリードレジスタ１２に転送すると
ともにエレメントb0をリードレジスタ１３にセツ
トし、かつリードレジスタ１１にメモリバンク４
からエレメントa1を読出してセツトする。かくし
て加算器１４にて、リードレジスタ１２にセツト
されたエレメントa0とリードレジスタ１３にセツ
トされたエレメントb0とが加算されることにな
る。そして第３のサイクルでリードレジスタ１１
にセツトされたエレメントa1がリードレジスタ１
２に転送するとともにエレメントb1をリードレジ
スタ１３にセツトし、かつリードレジスタ１１に
メモリバンク５からエレメントa2が読出されてセ
ツトされる。かくして今度は加算器１４はリード
レジスタ１２にセツトされたエレメントa1とリー
ドレジスタ１３にセツトされたエレメントb1とが
加算処理されることになる。そしてこのようにし
て加算器１４で演算が行なわれ、その演算結果
c0，c1……がメモリバンクにセツトされることに
なる。このように各エレメントをインタリーブし
てメモリバンク３〜６にセツトすることにより、
演算のときに特定のメモリバンクを長時間にわた
つて連続的に占有することはないので、例えば乗
算器１８による演算結果にもとづき、例えばエレ
メントa1を書換えるような場合に、長時間待され
るようなことはなく、上記の如き問題点が改善さ
れる。
モリバンク３，４，５，６をベクトルレジスタ部
＃０〜＃ｎに区分けして、エレメントa0，a1…
…，b0，b1……，c0，c1……，……，n0，n1……
をインタリーブしてセツトすることが提案されて
いる。この場合には、第３図に示す如く、まず初
めのサイクルでメモリバンク３からエレメントa0
を読出してリードレジスタ１１にセツトする。次
のサイクルでリードレジスタ１１にセツトされた
エレメントa0をリードレジスタ１２に転送すると
ともにエレメントb0をリードレジスタ１３にセツ
トし、かつリードレジスタ１１にメモリバンク４
からエレメントa1を読出してセツトする。かくし
て加算器１４にて、リードレジスタ１２にセツト
されたエレメントa0とリードレジスタ１３にセツ
トされたエレメントb0とが加算されることにな
る。そして第３のサイクルでリードレジスタ１１
にセツトされたエレメントa1がリードレジスタ１
２に転送するとともにエレメントb1をリードレジ
スタ１３にセツトし、かつリードレジスタ１１に
メモリバンク５からエレメントa2が読出されてセ
ツトされる。かくして今度は加算器１４はリード
レジスタ１２にセツトされたエレメントa1とリー
ドレジスタ１３にセツトされたエレメントb1とが
加算処理されることになる。そしてこのようにし
て加算器１４で演算が行なわれ、その演算結果
c0，c1……がメモリバンクにセツトされることに
なる。このように各エレメントをインタリーブし
てメモリバンク３〜６にセツトすることにより、
演算のときに特定のメモリバンクを長時間にわた
つて連続的に占有することはないので、例えば乗
算器１８による演算結果にもとづき、例えばエレ
メントa1を書換えるような場合に、長時間待され
るようなことはなく、上記の如き問題点が改善さ
れる。
この場合、各メモリバンクから必要なエレメン
トをリードするために、第４図に示す如き構成が
必要である。すなわちメモリバンク１９〜２２を
図示の如く区分けして複数のベクトルレジスタ部
＃OVR、＃IVR……＃MVRを形成する。そして
ベクトルレジスタ部＃OVR、＃IVR……＃MVR
に対するアドレスがセツトされるアドレス・セツ
ト・レジスタ２３，２４，２５，２６、マルチプ
レクサ２７，２８，２９，３０、メモリバンク１
９，２０，２１，２２に対するアドレスがセツト
されるアドレスレジスタ３１，３２，３３，３４
等によりアドレス制御回路を構成することが必要
になる。例えばベクトルレジスタ部＃OVRにお
いてエレメントa0〜anが各メモリバンク１９〜
２２のアドレスＡにセツトされており、ベクトル
レジスタ部＃IVRにおいてエレメントb0〜bnが
各メモリバンク１９〜２２のアドレスＢにセツト
されているような場合には、アドレスセツトレジ
スタ２３にはアドレスＡをセツトし、アドレスセ
ツトレジスタ２４にアドレスＢをセツトしてお
く。そして最初のサイクルでマルチプレクサ２７
をアドレスセツトレジスタ２３から伝達されたデ
ータが出力されるように制御すれば、アドレスレ
ジスタ３１にはアドレスＡがセツトされるので、
メモリバンク１９からエレメントa0が読出され
る。次のサイクルでマルチプレクサ２８をアドレ
スセツトレジスタ２３から伝達されるデータを出
力させ、またマルチプレクサ２７をアドレスセツ
トレジスタ２４から伝達されるデータを出力させ
るように制御する。これによりアドレスレジスタ
３２に今度はアドレスＡがセツトされ、アドレス
レジスタ３１にアドレスＢがセツトされるので、
メモリバンク２０からはエレメントa1が読出さ
れ、メモリバンク１９からはエレメントb0が読出
されることになる。このようにして第３図におい
て説明した如く、エレメントa0，a1……，b0，b1
……が順次読出され、ベクトル演算を行なうこと
ができる。
トをリードするために、第４図に示す如き構成が
必要である。すなわちメモリバンク１９〜２２を
図示の如く区分けして複数のベクトルレジスタ部
＃OVR、＃IVR……＃MVRを形成する。そして
ベクトルレジスタ部＃OVR、＃IVR……＃MVR
に対するアドレスがセツトされるアドレス・セツ
ト・レジスタ２３，２４，２５，２６、マルチプ
レクサ２７，２８，２９，３０、メモリバンク１
９，２０，２１，２２に対するアドレスがセツト
されるアドレスレジスタ３１，３２，３３，３４
等によりアドレス制御回路を構成することが必要
になる。例えばベクトルレジスタ部＃OVRにお
いてエレメントa0〜anが各メモリバンク１９〜
２２のアドレスＡにセツトされており、ベクトル
レジスタ部＃IVRにおいてエレメントb0〜bnが
各メモリバンク１９〜２２のアドレスＢにセツト
されているような場合には、アドレスセツトレジ
スタ２３にはアドレスＡをセツトし、アドレスセ
ツトレジスタ２４にアドレスＢをセツトしてお
く。そして最初のサイクルでマルチプレクサ２７
をアドレスセツトレジスタ２３から伝達されたデ
ータが出力されるように制御すれば、アドレスレ
ジスタ３１にはアドレスＡがセツトされるので、
メモリバンク１９からエレメントa0が読出され
る。次のサイクルでマルチプレクサ２８をアドレ
スセツトレジスタ２３から伝達されるデータを出
力させ、またマルチプレクサ２７をアドレスセツ
トレジスタ２４から伝達されるデータを出力させ
るように制御する。これによりアドレスレジスタ
３２に今度はアドレスＡがセツトされ、アドレス
レジスタ３１にアドレスＢがセツトされるので、
メモリバンク２０からはエレメントa1が読出さ
れ、メモリバンク１９からはエレメントb0が読出
されることになる。このようにして第３図におい
て説明した如く、エレメントa0，a1……，b0，b1
……が順次読出され、ベクトル演算を行なうこと
ができる。
しかしながらこの第４図に示す如き構成では多
数のマルチプレクサ２７〜３０を必要とするた
め、構成が複雑になるのみならず、その制御も非
常に複雑なものとなる欠点が存在する。
数のマルチプレクサ２７〜３０を必要とするた
め、構成が複雑になるのみならず、その制御も非
常に複雑なものとなる欠点が存在する。
したがつて本発明は、このような欠点を改善す
るためにマルチプレクサの数を大幅に減少するこ
とができるようにしたパイプライン演算装置にお
けるアドレス制御方式を提供することを目的とす
るものであつて、このために本発明におけるパイ
プライン演算装置におけるアドレス制御方式で
は、ベクトルレジスタ部を構成するｍ個（ｍ≧
２）のメモリバンクにそれぞれｎ個（ｎ≦ｍ）の
エレメントをインタリーブして格納したパイプラ
イン演算装置において、上記メモリバンクのアド
レスがセツトされるアドレス保持手段と、上記メ
モリバンクにより構成されるベクトルレジスタ部
毎の共通のアドレスがセツトされる複数のベクト
ルレジスタ・アドレス保持手段と、該複数のベク
トルレジスタ・アドレス保持手段から伝達される
アドレス情報を選択出力する選択手段を設けると
ともに、上記複数のアドレス保持手段を直列的に
接続して、あるアドレス保持手段にセツトされた
アドレス情報が次のアドレス保持手段にシフトさ
れるようにしたことを特徴とする。
るためにマルチプレクサの数を大幅に減少するこ
とができるようにしたパイプライン演算装置にお
けるアドレス制御方式を提供することを目的とす
るものであつて、このために本発明におけるパイ
プライン演算装置におけるアドレス制御方式で
は、ベクトルレジスタ部を構成するｍ個（ｍ≧
２）のメモリバンクにそれぞれｎ個（ｎ≦ｍ）の
エレメントをインタリーブして格納したパイプラ
イン演算装置において、上記メモリバンクのアド
レスがセツトされるアドレス保持手段と、上記メ
モリバンクにより構成されるベクトルレジスタ部
毎の共通のアドレスがセツトされる複数のベクト
ルレジスタ・アドレス保持手段と、該複数のベク
トルレジスタ・アドレス保持手段から伝達される
アドレス情報を選択出力する選択手段を設けると
ともに、上記複数のアドレス保持手段を直列的に
接続して、あるアドレス保持手段にセツトされた
アドレス情報が次のアドレス保持手段にシフトさ
れるようにしたことを特徴とする。
以下本発明の一実施例を第５図および第６図に
もとづき説明する。
もとづき説明する。
第５図は本発明の一実施例構成を示し、第６図
はその動作説明図である。
はその動作説明図である。
図中、他図と同符号部は同一部分を示し、３５
〜３８はアドレスレジスタである。
〜３８はアドレスレジスタである。
アドレスレジスタ３５，３６，３７および３８
はそれぞれメモリバンク１９，２０，２１および
２２にアクセスするためのアドレスがセツトされ
るレジスタであつて、しかも互に直列的に接続さ
れている。したがつて、アドレスレジスタ３５に
セツトされたアドレスをアドレスレジスタ３６，
３７……３８と順次シフトさせることができる。
はそれぞれメモリバンク１９，２０，２１および
２２にアクセスするためのアドレスがセツトされ
るレジスタであつて、しかも互に直列的に接続さ
れている。したがつて、アドレスレジスタ３５に
セツトされたアドレスをアドレスレジスタ３６，
３７……３８と順次シフトさせることができる。
したがつてアドレスセツトレジスタ２３にアド
レスＡをセツトし、アドレスセツトレジスタ２４
にアドレスＢをセツトしておき、マルチプレクサ
２７を制御して、サイクルT0において、アドレ
スレジスタ３５に上記アドレスＡをセツトする。
これによりメモリバンク１９からそのアドレスＡ
に格納されているエレメントa0が読出されること
になる。
レスＡをセツトし、アドレスセツトレジスタ２４
にアドレスＢをセツトしておき、マルチプレクサ
２７を制御して、サイクルT0において、アドレ
スレジスタ３５に上記アドレスＡをセツトする。
これによりメモリバンク１９からそのアドレスＡ
に格納されているエレメントa0が読出されること
になる。
そして次のサイクルT1において、アドレスレ
ジスタ３５にセツトされたアドレスＡをアドレス
レジスタ３６にシフトし、同時にマルチプレクサ
２７を制御して、アドレスレジスタ３５にはアド
レスセツトレジスタ２４にセツトされたアドレス
Ｂをセツトする。かくしてサイクルT1において
メモリバンク２０からエレメントa1が読出され、
またメモリバンク１９からエレメントb0が読出さ
れることになる。
ジスタ３５にセツトされたアドレスＡをアドレス
レジスタ３６にシフトし、同時にマルチプレクサ
２７を制御して、アドレスレジスタ３５にはアド
レスセツトレジスタ２４にセツトされたアドレス
Ｂをセツトする。かくしてサイクルT1において
メモリバンク２０からエレメントa1が読出され、
またメモリバンク１９からエレメントb0が読出さ
れることになる。
さらにサイクルT2ではアドレスレジスタ３６
にセツトされたアドレスＡがアドレスレジスタ３
７にシフトされ、またアドレスレジスタ３５にセ
ツトされたアドレスＢがアドレスレジスタ３６に
セツトされる。そしてこれによりメモリバンク２
１からエレメントa2が読出され、またメモリバン
ク２０からエレメントb1が読出されることにな
る。このようにしてメモリバンク１９〜２２から
演算に必要なエレメントa0，a1……およびb0，b1
……が順次読出され、これにもとづき、例えば図
示省略した加算器で、第３図の場合と同様にし
て、ai＋bi（ｉ＝０、１……）というベクトル演
算を行なうことができる。いま、アドレスＢによ
りエレメントb0，b1……が順次読出された後３サ
イクル後に加算器から上記ai＋bi＝ci（ｉ＝０、
１、２、……）で得られた加算結果ciが得られ、
このciを各メモリバンク１９，２０……のアドレ
スＣで示されるベクトルレジスタ部＃2VRに格
納するような場合に、アドレスセツトレジスタ２
５に上記アドレスＣをセツトする。そしてサイク
ルT4にてマルチプレクサ２７を制御して、アド
レスレジスタ３５にアドレスＣをセツトする。こ
れによりa0＋b0＝c0がメモリバンク１９のアドレ
スＣにセツトされる。そして次のサイクルT5で
アドレスレジスタ３５にセツトされたアドレスＣ
をアドレスレジスタ３６にシフトする。これによ
り今度はa1＋b1＝c1がメモリバンク２０のアドレ
スＣにセツトされることになる。このようにし
て、上記演算結果のci（ｉ＝０、１、２……）が
順次メモリバンクの所定のアドレスにセツトされ
ることになる。
にセツトされたアドレスＡがアドレスレジスタ３
７にシフトされ、またアドレスレジスタ３５にセ
ツトされたアドレスＢがアドレスレジスタ３６に
セツトされる。そしてこれによりメモリバンク２
１からエレメントa2が読出され、またメモリバン
ク２０からエレメントb1が読出されることにな
る。このようにしてメモリバンク１９〜２２から
演算に必要なエレメントa0，a1……およびb0，b1
……が順次読出され、これにもとづき、例えば図
示省略した加算器で、第３図の場合と同様にし
て、ai＋bi（ｉ＝０、１……）というベクトル演
算を行なうことができる。いま、アドレスＢによ
りエレメントb0，b1……が順次読出された後３サ
イクル後に加算器から上記ai＋bi＝ci（ｉ＝０、
１、２、……）で得られた加算結果ciが得られ、
このciを各メモリバンク１９，２０……のアドレ
スＣで示されるベクトルレジスタ部＃2VRに格
納するような場合に、アドレスセツトレジスタ２
５に上記アドレスＣをセツトする。そしてサイク
ルT4にてマルチプレクサ２７を制御して、アド
レスレジスタ３５にアドレスＣをセツトする。こ
れによりa0＋b0＝c0がメモリバンク１９のアドレ
スＣにセツトされる。そして次のサイクルT5で
アドレスレジスタ３５にセツトされたアドレスＣ
をアドレスレジスタ３６にシフトする。これによ
り今度はa1＋b1＝c1がメモリバンク２０のアドレ
スＣにセツトされることになる。このようにし
て、上記演算結果のci（ｉ＝０、１、２……）が
順次メモリバンクの所定のアドレスにセツトされ
ることになる。
以上説明の如く、本発明によれば、メモリバン
クのアドレスを順次シフトすることにより必要と
するエレメントを読出したり書込むアクセス制御
ができるので、マルチプレクサの数を大幅に減少
することができ、その構成およびアクセス制御を
非常に簡単にすることができる。
クのアドレスを順次シフトすることにより必要と
するエレメントを読出したり書込むアクセス制御
ができるので、マルチプレクサの数を大幅に減少
することができ、その構成およびアクセス制御を
非常に簡単にすることができる。
第１図は従来のパイプライン演算装置、第２図
〜第４図はエレメントをインタリーブして格納す
るようにしたメモリバンク、このメモリバンクを
使用したパイプライン演算装置およびアドレス制
御回路、第５図は本発明の一実施例構成、第６図
はその動作説明図である。 図中、１９，２０，２１，２２はメモリバン
ク、２３，２４，２５，２６はアドレスセツトレ
ジスタ、２７はマルチプレクサ、３５，３６，３
７，３８はアドレスレジスタをそれぞれ示す。
〜第４図はエレメントをインタリーブして格納す
るようにしたメモリバンク、このメモリバンクを
使用したパイプライン演算装置およびアドレス制
御回路、第５図は本発明の一実施例構成、第６図
はその動作説明図である。 図中、１９，２０，２１，２２はメモリバン
ク、２３，２４，２５，２６はアドレスセツトレ
ジスタ、２７はマルチプレクサ、３５，３６，３
７，３８はアドレスレジスタをそれぞれ示す。
Claims (1)
- １ ベクトルレジスタ部を構成するｍ個（ｍ≧
２）のメモリバンクにそれぞれｎ個（ｎ≦ｍ）の
エレメントをインタリーブして格納したパイプラ
イン演算装置において、上記メモリバンクのアド
レスがセツトされるアドレス保持手段と、上記メ
モリバンクにより構成されるベクトルレジスタ部
毎の共通のアドレスがセツトされる複数のベクト
ルレジスタ・アドレス保持手段と、該複数のベク
トルレジスタ・アドレス保持手段から伝達される
アドレス情報を選択出力する選択手段を設けると
ともに、上記複数のアドレス保持手段を直列的に
接続して、あるアドレス保持手段にセツトされた
アドレス情報が次のアドレス保持手段にシフトさ
れるようにしたことを特徴とするパイプライン演
算装置におけるアドレス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13196480A JPS5757371A (en) | 1980-09-22 | 1980-09-22 | Address controlling system for pipeline operating device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13196480A JPS5757371A (en) | 1980-09-22 | 1980-09-22 | Address controlling system for pipeline operating device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5757371A JPS5757371A (en) | 1982-04-06 |
| JPS6316785B2 true JPS6316785B2 (ja) | 1988-04-11 |
Family
ID=15070331
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13196480A Granted JPS5757371A (en) | 1980-09-22 | 1980-09-22 | Address controlling system for pipeline operating device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5757371A (ja) |
-
1980
- 1980-09-22 JP JP13196480A patent/JPS5757371A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5757371A (en) | 1982-04-06 |
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