JPS60262243A - 高速演算装置 - Google Patents
高速演算装置Info
- Publication number
- JPS60262243A JPS60262243A JP59118483A JP11848384A JPS60262243A JP S60262243 A JPS60262243 A JP S60262243A JP 59118483 A JP59118483 A JP 59118483A JP 11848384 A JP11848384 A JP 11848384A JP S60262243 A JPS60262243 A JP S60262243A
- Authority
- JP
- Japan
- Prior art keywords
- arithmetic circuit
- arithmetic
- circuit
- subtraction
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T5/00—Image enhancement or restoration
- G06T5/20—Image enhancement or restoration using local operators
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Image Processing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はデジタル信号の演算装置に係るものであり、特
に減算と絶対値演算を高速に実行する装置に関するもの
である。
に減算と絶対値演算を高速に実行する装置に関するもの
である。
従来例の構成とその問題点
近年信号処理をデジタル処理する装置が多数開発されて
いるが、音声の認識１文字の認識１図形処理等は処理が
複雑で、またデータ量も多く未だ広く実用に供するには
なってい々い。特に映像信号をデジタル処理する分野は
データ量が膨大であるだめ処踵装置が特に高速である事
が要求されている。縦横５１２Ｘ５１２画素で構成され
る画面より、３×３画素の窓を設定して処理する場合を
例にとり説明する。第３図は、縦６１２画素、横６１２
画素内に設定された、３×３画素の窓を示している。説
明の都合上、左上の画素より１，２゜・・・・・・、９
０番号をつけている。例えば雑音等による孤立点を検出
する演算は、中央の画素Ｄ５ と周囲の８個の画素との
レベル差を下式によりめる。
いるが、音声の認識１文字の認識１図形処理等は処理が
複雑で、またデータ量も多く未だ広く実用に供するには
なってい々い。特に映像信号をデジタル処理する分野は
データ量が膨大であるだめ処踵装置が特に高速である事
が要求されている。縦横５１２Ｘ５１２画素で構成され
る画面より、３×３画素の窓を設定して処理する場合を
例にとり説明する。第３図は、縦６１２画素、横６１２
画素内に設定された、３×３画素の窓を示している。説
明の都合上、左上の画素より１，２゜・・・・・・、９
０番号をつけている。例えば雑音等による孤立点を検出
する演算は、中央の画素Ｄ５ と周囲の８個の画素との
レベル差を下式によりめる。
この演算は一画面に対して６１２Ｘ６１２回、即ち２６
万回実行され、差の絶対値演算ＩＸ−Ｙｌは２３６万回
実行される。
万回実行され、差の絶対値演算ＩＸ−Ｙｌは２３６万回
実行される。
第１図は通常の演算装置を示している。画素を記憶して
いるメモリ２１．２個のデータから一方を選択的に通過
させる選択回路ＭＵＸ２２．加減演算等を行なう演算回
路人ＬＵ２３．演算回路の出力を記憶する一時レジスタ
２４．プログラムが記憶されているプログラムメモリ２
６により構成されている。上記の演算を第１図の演算装
置で実行すると、実行過程が減算、正負の判定、符号反
転の３段階で成り立っている故約７０８万段階の処理が
必要になる事を以下に説明する。画素データＤｉ、Ｄ５
がメモリ２１より読み出されて、それぞれ演算回路２３
へ直接、およびマルチプレクサ２２を介して入力される
。演算回路２３で減算が実行されて値（Ｄｉ−Ｄｓ ）
が一時レジスタ２４へ入力される。プログラムメモリ２
６には、メモリ２１の番地、マルチプレクサ２２の制御
信号。
いるメモリ２１．２個のデータから一方を選択的に通過
させる選択回路ＭＵＸ２２．加減演算等を行なう演算回
路人ＬＵ２３．演算回路の出力を記憶する一時レジスタ
２４．プログラムが記憶されているプログラムメモリ２
６により構成されている。上記の演算を第１図の演算装
置で実行すると、実行過程が減算、正負の判定、符号反
転の３段階で成り立っている故約７０８万段階の処理が
必要になる事を以下に説明する。画素データＤｉ、Ｄ５
がメモリ２１より読み出されて、それぞれ演算回路２３
へ直接、およびマルチプレクサ２２を介して入力される
。演算回路２３で減算が実行されて値（Ｄｉ−Ｄｓ ）
が一時レジスタ２４へ入力される。プログラムメモリ２
６には、メモリ２１の番地、マルチプレクサ２２の制御
信号。
演算回路２３実行すべき演算プログラムが書き適寸れて
いる。この減算命令の次のステップとして条件ＪＵＭＰ
命令、即ち一時レジスタ２４へ入力された数値が負なら
ば演算回路２３の入力表して、０と（ＤｉＤｓ）がマル
チプレクサ２２を介して入力せよと云う命令が書かれて
いる。さらに次のステップとして、演算回路２３は減算
を実行し、０ （Ｄｉ Ｄｓ） をめて一時レジスタ２４に格納せよとプログラムメモリ
２６に書いておく。第１図に示す従来の演算装置はこの
ようにして第１ＤｉＤｓｌを演算する。
いる。この減算命令の次のステップとして条件ＪＵＭＰ
命令、即ち一時レジスタ２４へ入力された数値が負なら
ば演算回路２３の入力表して、０と（ＤｉＤｓ）がマル
チプレクサ２２を介して入力せよと云う命令が書かれて
いる。さらに次のステップとして、演算回路２３は減算
を実行し、０ （Ｄｉ Ｄｓ） をめて一時レジスタ２４に格納せよとプログラムメモリ
２６に書いておく。第１図に示す従来の演算装置はこの
ようにして第１ＤｉＤｓｌを演算する。
第１図の演算装置の欠点は、第１に遅い事である。プロ
グラムステップにして３〜４ステツプの時間を要する。
グラムステップにして３〜４ステツプの時間を要する。
高速のためさらにプログラムメモリ２１の読み出しに命
令さき読み取りを構成においては、条件ＪＵＭＰにより
少なくとも１ステツプの無駄時間が生じる。第２の欠点
は条件ＪＵＭＰがあるためＫ、処理時間が一定でない事
である。
令さき読み取りを構成においては、条件ＪＵＭＰにより
少なくとも１ステツプの無駄時間が生じる。第２の欠点
は条件ＪＵＭＰがあるためＫ、処理時間が一定でない事
である。
このためＪＵＭＰが発生したかどうかを監視しながら新
しいデータをメモリ２１に書き込む伺加装置を追加する
か、又はＪＵＭＰが発生しない場合には何もしない遊び
命令を書き込んで処理時間を一定にする構成が必要であ
る。第３の欠点としてプログラムのステップ数が長い事
である。
しいデータをメモリ２１に書き込む伺加装置を追加する
か、又はＪＵＭＰが発生しない場合には何もしない遊び
命令を書き込んで処理時間を一定にする構成が必要であ
る。第３の欠点としてプログラムのステップ数が長い事
である。
発明の目的
本発明は以上述べた欠点を解決して、絶対値計算で条件
ＪＵＭＰ命令を用いる事なく、１ステツプの命令により
高速に演算する装置を提供する事を］」的とする。
ＪＵＭＰ命令を用いる事なく、１ステツプの命令により
高速に演算する装置を提供する事を］」的とする。
発明の構成
本発明は、２ケの入力データＡ、Ｈに対し、少なくとも
減算機能を有する第１の演算回路と、前記２ケの入力Ａ
、Ｂを入れ替えたＢ、Ａに対して少なくとも減算機能を
有する第２の演算回路とを具備しており、絶対値演算命
令と前記第１の演算回路の出力信号中の符号ビットとに
より制御される選択回路を介して前記第１または前記第
２の演算回路の出力信号のいずれかを出力せしめる事を
特徴とする高速演算装置である。
減算機能を有する第１の演算回路と、前記２ケの入力Ａ
、Ｂを入れ替えたＢ、Ａに対して少なくとも減算機能を
有する第２の演算回路とを具備しており、絶対値演算命
令と前記第１の演算回路の出力信号中の符号ビットとに
より制御される選択回路を介して前記第１または前記第
２の演算回路の出力信号のいずれかを出力せしめる事を
特徴とする高速演算装置である。
実施例の説明
第２図に本発明の一実施例を示し、動作を説明する。第
３図は画像情報の処理方法の説明図である。実施例は、
データを貯えているメモリ１、数値演算を実行する第１
．第２の演算回路２，３．２つの入力信号の一方のみを
選択的に通過させるマルチプレクサ４．及びプログラム
を貯えているプログラムメモリ６により構成されている
。
３図は画像情報の処理方法の説明図である。実施例は、
データを貯えているメモリ１、数値演算を実行する第１
．第２の演算回路２，３．２つの入力信号の一方のみを
選択的に通過させるマルチプレクサ４．及びプログラム
を貯えているプログラムメモリ６により構成されている
。
画素データＤｉ＋Ｄｓがメモリ１より読み出されて第１
の演算回路２へ入力されると共に第２の演算回路３へ入
力される。第１の演算回路２は加算、減算機能を有して
いる。一方第２の演算回路ｓＦｉ最低限減算機能を持っ
ていればよい。プログラムメモリ６には減算命令と絶対
値演算命令が１ステツプに書かれている。第１の演算回
路２の出力は（ＤＩ Ｄｓ）、第２の演算回路３の出力
は（Ｄｓ−Ｄｉ）となる。この２ケの出力はマルチプレ
クサ４へ入力される。マルチプレクサ４ｔｄ通常は第１
の演算回路２の出力を通過させているが、プログラムメ
モリ５に絶対値演算命令が書かれており、かつ第１の演
算回路２の出力中の符号ビットが負を示している場合の
み第２の演算回路３の出力を通過させる。以上のように
して１ステツプの命令で差の絶対値を得る事ができる。
の演算回路２へ入力されると共に第２の演算回路３へ入
力される。第１の演算回路２は加算、減算機能を有して
いる。一方第２の演算回路ｓＦｉ最低限減算機能を持っ
ていればよい。プログラムメモリ６には減算命令と絶対
値演算命令が１ステツプに書かれている。第１の演算回
路２の出力は（ＤＩ Ｄｓ）、第２の演算回路３の出力
は（Ｄｓ−Ｄｉ）となる。この２ケの出力はマルチプレ
クサ４へ入力される。マルチプレクサ４ｔｄ通常は第１
の演算回路２の出力を通過させているが、プログラムメ
モリ５に絶対値演算命令が書かれており、かつ第１の演
算回路２の出力中の符号ビットが負を示している場合の
み第２の演算回路３の出力を通過させる。以上のように
して１ステツプの命令で差の絶対値を得る事ができる。
発明の効果
本発明によれば従来に比べ猶〜％の短かいプログラムス
テップで演算結果を得る事が出来る故、高速動作ができ
かつプログラム容量も小さくて良い。また条件ＪＵＭＰ
文がないのでデータの入力と演算回路結果の出力の同期
を容易にとる事ができる。
テップで演算結果を得る事が出来る故、高速動作ができ
かつプログラム容量も小さくて良い。また条件ＪＵＭＰ
文がないのでデータの入力と演算回路結果の出力の同期
を容易にとる事ができる。
寸だ第２の、第１演算回路、第２の演算回路を同一の回
路を採用すれば集積化回路の設計は工数の増加なしにマ
スク設計する事ができる。
路を採用すれば集積化回路の設計は工数の増加なしにマ
スク設計する事ができる。
本発明は文字の認識９画像の処理等に好適な演算装置を
提供し得るものである。
提供し得るものである。
第１図は従来の演算装置の回路図、第２図は本発明の一
実施例演算装置の回路図、第３図は画像情報の処理方法
を説明する図である。 １・・・・・・メモリ、２．３・・・・・・演算回路、
４・・・・・・マルチプレクサ、６・・・・・・プログ
ラムメモリ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図
実施例演算装置の回路図、第３図は画像情報の処理方法
を説明する図である。 １・・・・・・メモリ、２．３・・・・・・演算回路、
４・・・・・・マルチプレクサ、６・・・・・・プログ
ラムメモリ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図
Claims (1)
- 【特許請求の範囲】 ２個の入カム、Ｂに対し、少なくとも加減算機能を有す
る第１の演算回路と、前記２ケの入カム。 Ｂを入れ替えたＢ、ムに対し少なくとも減算機能を有す
る第２の演算回路とを具備しており、絶対値演算命令と
前記第１の演算回路の出力中の符号ビットとにより制御
される選択回路を介して前記第１１だけ前記第２の演算
回路の出力のいずれかを出力せしめる事を特徴とする高
速演算装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59118483A JPS60262243A (ja) | 1984-06-08 | 1984-06-08 | 高速演算装置 |
| US06/682,321 US4635292A (en) | 1983-12-19 | 1984-12-17 | Image processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59118483A JPS60262243A (ja) | 1984-06-08 | 1984-06-08 | 高速演算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60262243A true JPS60262243A (ja) | 1985-12-25 |
Family
ID=14737790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59118483A Pending JPS60262243A (ja) | 1983-12-19 | 1984-06-08 | 高速演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60262243A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61290534A (ja) * | 1985-06-19 | 1986-12-20 | Nec Corp | 演算回路 |
| JPS6470824A (en) * | 1987-05-15 | 1989-03-16 | Digital Equipment Corp | Apparatus and method for promoting floating point computation selected for expansion arithmetic logical device |
| EP0239276A3 (en) * | 1986-03-28 | 1989-09-06 | Texas Instruments Incorporated | Alu for a bit slice processor with multiplexed bypass path |
| JPH0330018A (ja) * | 1989-06-28 | 1991-02-08 | Nec Corp | １０進演算方式 |
-
1984
- 1984-06-08 JP JP59118483A patent/JPS60262243A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61290534A (ja) * | 1985-06-19 | 1986-12-20 | Nec Corp | 演算回路 |
| EP0239276A3 (en) * | 1986-03-28 | 1989-09-06 | Texas Instruments Incorporated | Alu for a bit slice processor with multiplexed bypass path |
| JPS6470824A (en) * | 1987-05-15 | 1989-03-16 | Digital Equipment Corp | Apparatus and method for promoting floating point computation selected for expansion arithmetic logical device |
| JPH0330018A (ja) * | 1989-06-28 | 1991-02-08 | Nec Corp | １０進演算方式 |
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