JPH04172689A - リフレッシュ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、ダイナミックＲＡＭのリフレッシュ制御装置
に関するものである。

［従来の技術］ 従来、ダイナミックＲＡＭのリフレッシュ制御装置は、
そのＲ，Ａ　Ｍが組みこまれているシステムのリセット
期間中には、その動作を停止していた。

［発明が解決しようとしている課題］ 従って、上記従来の装置では、システムリセットを行な
うと、そのダイナミックＲＡＭの内容は失われてしまっ
ていた。

［課題を解決するための手段及び作用コ上記課題を解決
するために、本発明リフレッシュ制御装置は、リセット
信号を入力する手段と、入力されたリセット信号のパル
ス幅を短縮する短縮手段と、ダイナミックＲＡＭのリフ
レッシュタイミングを生成するタイミング生成手段とを
有することにより、リセットをダイナミックＲＡＭのリ
フレッシュ期間より十分短くして、リセット期間中にも
リフレッシュ動作を継続するようにしたものである。

［実施例］ 第１図において、１はデイレイ回路であり、波形を一定
時間遅延させる。２はインバータであり、３は負論理の
ＡＮＤ回路である。４はタイマであり、５はタイミング
生成回路−である。

同図において、システムＲＥＳＥＴより入力があると、
インバータ２の出力は、システムＲＥＳＥＴよりデイレ
イ回路分だけ遅れて、かつ反転した形となっている。

このインバータ２の出力とシステムＲＥＳＥＴの負論理
のＡＮＤ回路３の出力は、システムＲＥＳＥＴの立ち下
がりから始まってデイレイ回路の遅れ分だけの幅をもっ
たパルスとなる。

すなわち、システムＲＥ　ＥＴの幅がどんなに長くても
、タイマ４のｒ「１了は常にデイレイ回路の遅れの幅で
ＲＥＳＥＴされるため、デイレイ時間後にはタイマが動
き始めることになる。タイマ４がこのデイレイ回路の遅
れを、ダイナミックＲＡＭのリフレッシュ期間に比べて
充分短くすれば、通電中にどんなＲＥＳＥＴをかけても
、ダイナミックＲＡＭの内容は保証されることになる。

第２図は以上のシステムＲＥＳＥＴ入力、デイレイ回路
出力、負論理のＡＮＤ回路出力の波形を示している。

［他の実施例］ 上記実施例では、システムＲＥＳＥＴがかかつても常に
フリレッシュ動作は停止しないようにしたが、第３図の
様にボートを設け、場合に応じてリフレッシュ動作を停
止あるいは動作させても良い。

［発明の効果］ 以上説明したように、リフレ・ンンユ制御回路にデイレ
イ回路を組みこみ、システムＲＥＳＥＴ信号を入力され
たものより短いパルスに変換することにより、リセット
期間中も常にリフレ・ンンユ動作を行なわせることがで
きる。

また、ソフトウェアが暴走し、システムがノ１ングアッ
プ状態になった時、リセット信号により原因を解析した
い場合でも、本発明によれば、ダイナミックＲＡＭの内
容が保証されているので、解析が容易となる。

【図面の簡単な説明】

第１図は、本発明実施例のリフレ・ソシュ制御回路のブ
ロック図、 第２図は、リセット信号のタイミングチャート、第３図
は本発明の他の実施例におけるリフレ・ソシュ制御回路
のブロック図である。 図中、ｌはｄｅｌａｙ回路、２はインノく一タ、３は負
論理のＡＮＤ、４はタイマ、５はタイミング生成回路で
ある。 イビ 夏（き５イ　５＼ ｌイ 弔２−図 ＡＮｒ）ＩＪｍＦＪｈ’ｔ２ｎ

Claims (2)

【特許請求の範囲】
1. （１）リセット信号を入力する手段と、 入力されたリセット信号のパルス幅を短縮する短縮手段
   と、 ダイナミックＲＡＭのリフレッシュタイミングを生成す
   るタイミング生成手段とを有することを特徴とするリフ
   レッシュ制御装置。
2. （２）前記短縮手段による短縮を実行するか否かを選択
   する選択手段を有することを特徴とする請求項第１項記
   載のリフレッシュ制御装置。