JPH04172693A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリに関し、特に読み出しと書き込み
を同じサイクル内で並列に行うマルチボートメモリに関
する。

〔従来の技術〕

読み出しと書き込みを１サイクルの間にそれぞれ１回ず
つ行うマルチボートメモリは既に知られている。例えば
、特開昭６４−１９５８１号に記載されているメモリは
このようなメモリの一例である。

このメモリの回路図を第２図に示す。

この第２図のメモリセルはクロスカップルしたＣＭＯＳ
フリップフロップと２組のトランスファ・ゲートから構
成されている。図示されているように、このメモリセル
では、２組のトランスファ・ゲートを持っていることに
対応して２本のワード線と２組のデータ線が備えられて
いる。１組は読み出し用であり、残りの１組は書き込み
用である。通常このメモリでは読み出しと書き込みはそ
れぞれ独立のセルに対して行われるので、読み出し用と
書き込み用に２組のアドレスが印加される。

その結果として読み出し用のワード線と書き込み用のワ
ード線が各１本ずつ選ばれる。またデータ線も読み出し
用と書き込み用が各１組ずつ選ばれ、ワード線とデータ
線の交点にあるメモリセルが選択される。一般に同し１
個のメモリセルに対して読み出しと書き込みを同時に行
うことはないが、もし必要ならばそのような動作を許す
ことも可能である。

なお第２図ではデータ線の選択回路は省略されているが
、例えば読み出し系の選択はデータ線とセンス回路ＳＡ
との間にトランスファＭＯ５を挿入し、そのゲートをデ
コーダ８力で制御し、選択されたデータ線からの出力の
みを共通のコモンデータ線に出力してセンス回路で増幅
することが多い。書き込み回路系についても同様に、デ
ータ線と書き込み回路ＷＯとの間にトランスファＭＯ３
を挿入することが多い。

〔発明が解決しようとする課題〕

上記のようなメモリは１サイクルの間に１回の読み出し
と１回の書き込みを同時に行うものであるが、計算機の
メモリとして使用する場合にはメモリから読み出した２
つの情報に何らかの処理を行いその結果をメモリに書き
込むという操作が計算機処理のかなりの割合を占める。

この操作を高速で行うには、２回の読み出しと１回の書
き込みを１サイクルの間に行えれば好都合である。その
ためには、上記例の回路に加え、さらにメモリセルに１
組のトランスファＭＯ５とワード線１本と１組のデータ
線対を加える必要があり、メモリセル面積が大きくかつ
複雑となる。

〔課題を解決するための手段〕

そこで９本発明では１回の読み出しに対し１本のデータ
線のみを割り当てることで回路の複雑化を防いでいる。

このようなセルアレー構成をとるとワード線が１本増え
るだけなので、１サイクルで２回の読み出しと１回の書
き込みを同時に行ない得るようなメモリセルを構成して
もメモリセル面積の増加は極めて小さい。

〔作用〕

本発明では各読み出しはそれぞれ１本のデータ線で行う
。一方、書き込みは１本のデータ線で行うことも不可能
ではないが書き込みの速度及び安定性が十分には得られ
ないので、２本のデータ線を使用する。その結果、上記
引例と同じ４本のデータ線のみを使用して２回の読み出
しと１回の書き込みを高速で同時に行い得、しかもこの
ために要するチップ面積増加は僅かである。

〔実施例〕

第１図は、本発明の第１の実施例を示す図である。本例
は本発明の特徴が最もよく表れるように、第２図の従来
例とできるだけ対応をとって示した実施例である。図示
されているように、本発明では１つの読み出しボートに
対し読み出し用のデータ線は１本のみしか使用されてい
ない。従って、第２図の従来例と同じ個数の読み出し用
のトランスファＭＯＳとデータ線しか使用しないで異な
るメモリセルからの２ポート読み出しを同時に行うこと
ができる。従来のメモリセルに比べて増えるのは読み出
し用のワード線１本のみである。一方、書き込みは１本
のデータ線で行うことも不可能ではないが、書き込みの
高速性と安定性を考えると左右対称の方が好ましいので
２本のデータ線を使用している。

センス回路は従来例では第２図のように差動センスを使
用していたが、本発明では、第１図の実施例では例えば
第３図に示すようにセンス増幅器の片方の入力にはデー
タ線出力を、もう片方の入力には参照電圧を加えて読み
出し情報をセンスしている。ＭＯＳセルの読み出し電圧
は一般的にかなり小さいので、この参照電圧は温度及び
電源電圧の変動などに対して読み出し時のデータ線電圧
と同様な変動をする必要がある。

第４図は、本発明の第２の実施例を示す図である。第１
図はメモリセル及び周辺回路をすべてＣＭＯ５で構成し
た実施例であるが、より高速動作を行わせる場合にはメ
モリセルにＭＯＳを、周辺回路にバイポーラを使用する
と都合がよい。第４図はそのような回路の１実施例を示
している。

以下、本図の回路動作を簡単に説明する。本回路では、
上述したように１サイクルで２回の読み出しと１回の書
き込みを同時に行い得るような構成になっている。この
ことをメモリセルＭＣＩＩに着目し、第１の読み出し動
作、第２の読み出し動作、書き込み動作の順に説明する
。

まず、ＭＣＩＩに対して第１の読み出しを行うには、第
１の読み出しワード線ＷＲＬＩ及び第１の読み出しデー
タ線選択信号ＶＹ　ＩＮＲＬｌを高電位に駆動する。Ｗ
ＲＬＩが高電位になると、ＭＣＩＩの情報に応じてデー
タ線ＢＬＩにセル電流が流れ、ＢＬＩの電位が変化する
。一方、ＶＹＩＮＲＬＩにより、差動アンプＤＡＩがア
クティブ状態になっているので、ＢＬＩに現れたＭＣＩ
Ｉの情報信号が増幅され、コモンデータ線ＣＤＬＬ。

ＣＤＬＲに出力される。

次に、ＭＣＩＩに対して第２の読み出しを行うには、第
２の読み出しワード線ＷＲＲ１２＆び第２の読み出しデ
ータ線選択信号ＶＹ　ＩＮＲＲ１を高電位に駆動する。

ＷＲＲＩが高電位になると、ＭＣＩＩの情報に応じてデ
ータ線ＢＲＩにセル電流が流れ、ＢＲＩの電位が変化す
る。一方、ＶＹＩＮＲＲＩにより、差動アンプＤＡ２が
アクティブ状態になっているので、ＢＲＩに現れたＭＣ
ＩＩの情報信号が増幅され、コモンデータ線ＣＤＲＬ。

ＣＤＲＲに出力される。

次に、ＭＣＩＩに対して書き込みを行うには、書き込み
ワード線ＷＷＩ及び書き込みデータ線選択信号ＶＹｒＮ
Ｗｌを高電位に駆動する。ＶＹＩＮＶＩが高電位になる
と、データ入力信号ＤＩ、ＤＩ’に応して、バイポーラ
トランジスタＱＩＷＬ。

ＱＩＹＬまたはＱＩＷＲ，ＱＩＹＲの何れかがオンしデ
ータ線ＢＬ２またはＢＲ２の何れかが低電位に駆動され
る。一方、ＷＷＩが高電位に駆動されているので、ＭＣ
ＩＩ内のＢＬ２．ＢＲ２に接続されたトランスファＭＯ
５がオンしており、結局、データ線ＢＬ２またはＢＲ２
の何れが低電位になっているかによって、ＭＣＩＩに情
報が書き込まれる。

本実施例では、第１図と同様に１回の読み出しに対し１
本のデータ線のみを割り当てることで回路の複雑化を防
いでいる。このようなセルアレー構成をとるとワード線
が１本増えるだけなので、１サイクルで２回の読み出し
と１回の書き込みを同時に行ない得るようなメモリセル
を構成してもメモリセル面積の増加は極めて小さい。さ
らに、本例では高集積化を律即するメモリセルに小面積
のＭ　ＯＳを、高速化を律即する周辺回路に高速のバイ
ポーラを使用しているので、高集積化と高速化の両立が
図られている。

第５図は、本発明の第３の実施例を示す図である。本例
でも第４図と同様メモリセルにＭＯＳを、周辺回路にバ
イポーラを使用している６以下、本図の回路動作を簡単
に説明する。本回路でも、上述したように１サイクルで
２回の読み出しと１回の書き込みを同時に行い得るよう
な構成になっている。このことをメモリセルＭＣＩＩに
着目し、第１の読み出し動作、第２の読み出し動作、書
き込み動作の順に説明する。

まず、ＭＣ１１に対して第１の読み出しを行うには、第
１の読み出しワード線ＷＲＬＩ及び第１の読み出しデー
タ線選択信号ＶＹ　ＩＮＲＬｌを高電位に駆動する。Ｗ
ＲＬＩが高電位になると。

ＭＣ１１の情報に応じてデータ線ＢＬＩにセル電流が流
れる。一方、ＶＹ　Ｉ　ＮＲＬｌにより、トランジスタ
ＱＲＬがアクティブ状態になっているので、ＢＬＩに流
れるセル電流がコモンデータ線ＣＤＬに流れる。よって
１次段の回路はＣＤＬに流れる電流を検品することで、
ＭＣＩＩの情報を読み出すことができる。

次に、ＭＣＩＩに対して第２の読み出しを行うには、第
２の読み出しワードｇＷＲＲ１及び第２の読み出しデー
タ線選択信号Ｖ　Ｙ　Ｉ　Ｎ　ＲＲｌを高電位に駆動す
る。ＷＲＲＩが高電位になると、ＭＣＩＩの情報に応じ
てデータ線ＢＲＩにセル電流が流れる。一方、ＶＹ　Ｉ
ＮＲＲｌにより、トランジスタＱＲＲがアクティブ状態
になっているので、ＢＲＩに流れるセル電流がコモンデ
ータ線ＣＤＲに流れる。よって、次段の回路はＣＤＲに
流れる電流を検品することで、ＭＣＩＩの情報を読み出
すことができる。

次に、ＭＣＩＩに対して書き込みを行うには。

書き込みワード線ＷＷＩ及び書き込みデータ線選択信号
ＶＹＩＮｗＩを高電位に駆動する。ＶＹＩＮＩＩＩが高
電位になると、データ入力信号ＤＩ、Ｉ）ｒ’　に応し
て、バイポーラトランジスタＱＴＷＬ、ＱＩＹＬまたは
ＱＩＷＲ，ＱＩＹＲの何れかがオンしデータ線ＢＬ２ま
たはＢＨ３の何れかが低電位に駆動される。一方、ＷＷ
Ｉが高電位に駆動されているので、ＭＣＩＩ内のＢＬ２
．ＢＨ３に接続されたトランスファＭＯ５がオンしてお
り、結局、データ線ＢＬ２またはＢＨ３の何れが低電位
になっているかによって、ＭＣＩＩに情報が書き込まれ
る。

本実施例では、第１図と同様に１回の読み出しに対し１
本のデータ線のみを割り当てることで回路の複雑化を防
いでいる。このようなセルアレー構成をとるとワード線
が１本増えるだけなので、１サイクルで２回の読み出し
と１回の書き込みを同時に行ない得るようなメモリセル
を構成してもメモリセル面積の増加は極めて小さい。さ
らに、本例では高集積化を律即するメモリセルに小面積
のＭＯＳを、高速化を律即する周辺回路に高速のバイポ
ーラを使用しているので、高集積化と高速化の両立が図
られている。

第６図は、本発明の第４の実施例を示す図である。本例
は第４図の回路にさらに具体的な周辺回路を付加し、メ
モリ全体を構成した例を示している。本図で、Ｘｌは第
１の読み出しワード線のアドレス信号、ＸＢＩ、ＸＤＲ
Ｉは、それぞｔ、アドレスバッファ、ワード線駆動回路
である。また、Ｙｌは第１の読み出しデータ線のアドレ
ス信号、ＹＢＩ、ＹＤＲＩは、それぞれ、アドレスバッ
ファ、データ線駆動回路である。また、Ｘ２は第２の読
み出しワード線のアドレス信号、Ｘ３は書き込みワード
線のアドレス信号、また、Ｙ２は第２の読み出しデータ
線のアドレス信号、Ｙ３は書き込みデータ線のアドレス
信号である。また、ＤＢＩは第１のセンス、出力回路で
あり、ＤＢ２は第２のセンス、出力回路である。これら
個々の回路は、既に良く知られており、多用されている
回路なので、詳細な動作の説明はここでは省略する。

第７図は、本発明の第５の実施例を示す図である。本例
は第５図の回路にさらに具体的な周辺回路を付加し、メ
モリ全体を構成した例を示している。本図で用いている
記号の意味は、第６図のものと同様である。第７図で付
加した個々の回路は、既に良く知られており、多用され
ている回路なので、詳細な動作の説明はここでは省略す
る。

第８図は１本発明の第６の実施例を示す図である。本図
が第１図と異なる点は、第１図ではメモリセルを構成す
るトランスファＭＯ３がＮＭＯＳであったのに対し、本
図ではＰＭＯ３になっている点のみである。よって１本
例でも第１図で述べた議論がそのまま成立し、ワード線
を１本増やすだけで、１サイクルで２回の読み出しと１
回の書き込みを同時に行ない得るようなメモリを構成で
きる。

なお１以上の実施例では、メモリセルとしてＣＭＯＳタ
イプのメモリセルを使用した例を示してきたが、本発明
はこれに限るものではない。すなわち、第９図に示すＮ
ＭＯＳと抵抗負荷で構成されるメモリセル、または第１
０図に示すＰＭＯ５と抵抗負荷で構成されるメモリセル
等電界効果トランジスタで構成したフリップフロップ形
のメモリセル、あるいはへイポーラトランジスタで構成
したフリップフロップ形のメモリセル、あるいはＤ　Ｒ
Ａ　Ｍ等で多用されているキヤパシタで構成されたメモ
リセル等、如何様なセルを用いても良い。

〔発明の効果〕

以上述へてきたように、本発明を用いると、ワード線を
１水増やすだけで、１サイクルで２回の読み出しと１回
の書き込みを同時に行ない得るようなメモリを構成でき
る。このようなメモリを計算機のメモリとして使用する
とメモリから読み出した２つの情報に何らかの処理を行
いその結果をメモリに書き込むという操作が極めて高速
に行える。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示すメモリセル及びそ
の周辺回路の回路図、第２図は従来例を示すメモリセル
及びその周辺回路の回路図、第３図は本発明の第１の実
施例に使用するセンス増幅器の１例を示す回路図、第４
図は本発明の第２の実施例を示すメモリセル及びその周
辺回路の回路図、第５図は本発明の第３の実施例を示す
メモリセル及びその周辺回路の回路図、第６図は本発明
の第４の実施例を示すメモリ全体の回路図、第７図は本
発明の第５の実施例を示すメモリ全体の回路図、第８図
は本発明の第６の実施例を示すメモリセル及びその周辺
回路の回路図、第９図、第１０図はそれぞれ本発明のメ
モリに使用するメモリセルの１例を示す図である。 ＷＲＬＩ・・・第１の読み出しワード線、ＷＲＲＩ・・
第２の読み出しワード線、ＷＷＩ・・・書き込みワード
線、ＢＬＩ・・第１の読み出しデータ線、ＢＲＩ・・・
第２の読み出しデータ線、ＢＬ２．ＢＨ３・・・書第１
図 第２図 第３図 第４図 第５図 第８図 手　　続　　補　　正　　書　　（方式）和　３．３□
６８

Claims (1)

1. 【特許請求の範囲】 １、複数の第１の読み出しワード線と、複数の第２の読
   み出しワード線と、複数の書き込みワード線と、複数の
   第１の読み出しデータ線と、複数の第２の読み出しデー
   タ線と、複数の書き込みデータ線と、上記ワード線と上
   記データ線の交点に配され、上記第１の読み出しワード
   線が選択された時、セルの記憶データを上記第１の読み
   出しデータ線に出力し、上記第２の読み出しワード線が
   選択された時、セルの記憶データを上記第２の読み出し
   データ線に出力し、上記書き込みワード線が選択された
   時、セルの書き込みデータを上記書き込みデータ線から
   入力する複数のメモリセルを有することを特徴とする半
   導体メモリ。 ２、上記書き込みデータ線は、２本で１組を構成し、上
   記メモリセルは、書き込みワード線が選択された時、セ
   ルの書き込みデータを上記１組の書き込みデータ線から
   入力するメモリセルであることを特徴とする請求項１記
   載の半導体メモリ。 ３、上記メモリセルは、フリップフロップ形のメモリセ
   ルであることを特徴とする請求項１記載の半導体メモリ
   。 ４、１サイクルで２回の読み出しと１回の書き込みを同
   時に行ない得ることを特徴とする半導体メモリ。 ５、複数のワード線と、複数のデータ線と、上記ワード
   線と上記データ線の交点に配されたメモリセルとからな
   り、上記メモリセルが電界効果トランジスタで構成され
   、上記ワード線または上記データ線を駆動する回路がバ
   イポーラトランジスタで構成されることを特徴とする請
   求項４記載の半導体メモリ。