JPH04172809A - フリップ・フロップ回路 - Google Patents
フリップ・フロップ回路Info
- Publication number
- JPH04172809A JPH04172809A JP2302187A JP30218790A JPH04172809A JP H04172809 A JPH04172809 A JP H04172809A JP 2302187 A JP2302187 A JP 2302187A JP 30218790 A JP30218790 A JP 30218790A JP H04172809 A JPH04172809 A JP H04172809A
- Authority
- JP
- Japan
- Prior art keywords
- latch
- transistors
- output
- input
- transfer gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000003321 amplification Effects 0.000 claims description 5
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 5
- 230000000295 complement effect Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 5
- 238000007599 discharging Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はフリップ・フロップ回路に関し、特にＭＯＳ）
ランジスタにより構成されるダイナミック・フリップ・
フロップ回路に関する。
ランジスタにより構成されるダイナミック・フリップ・
フロップ回路に関する。
従来、この種のダイナミック・フリップ・フロップとし
ては第４図に示すようなものがある。
ては第４図に示すようなものがある。
入力側のラッチとしてはＰチャネル間Ｏ８）ランジスタ
Ｍ５．Ｍ６とＮチャネルＭＯＳ）ランジスタＭ７．Ｍ８
で構成されるトライステートインバータラ用い、Ｍ６．
Ｍ７にはクロック入力ＣＫ。
Ｍ５．Ｍ６とＮチャネルＭＯＳ）ランジスタＭ７．Ｍ８
で構成されるトライステートインバータラ用い、Ｍ６．
Ｍ７にはクロック入力ＣＫ。
σＸを相補的に入力することにより”σＹ＝ハイレベル
、ＣＫ＝ロウレベルの時に入力端子ＶｒＮの電位を反転
した状態で内部ノードＮ１に蓄積される。
、ＣＫ＝ロウレベルの時に入力端子ＶｒＮの電位を反転
した状態で内部ノードＮ１に蓄積される。
クロックＧＫ、−σＸが反転すると入力側のラッチはオ
フし、ノードＮ１の電荷は後段のラッチのゲート電極に
蓄積された状態となる。
フし、ノードＮ１の電荷は後段のラッチのゲート電極に
蓄積された状態となる。
出力側のラッチは入力側と同じくＰチャネル間Ｏ８）ラ
ンジスタＭｌ、Ｍ２とＮチャネルＭＯＳトランジスタＭ
３．Ｍ４より構成され、ただし、クロック入力ＣＫ、−
σＸは入力側と逆に各々Ｍ３．Ｍ２を制御しており、ク
ロックＯＫ＝ハイレベル、σに＝ロウレベルの時にノー
ドＮ１の電位を圧力端子Ｖ。ＴＪＴに反転して出力する
。
ンジスタＭｌ、Ｍ２とＮチャネルＭＯＳトランジスタＭ
３．Ｍ４より構成され、ただし、クロック入力ＣＫ、−
σＸは入力側と逆に各々Ｍ３．Ｍ２を制御しており、ク
ロックＯＫ＝ハイレベル、σに＝ロウレベルの時にノー
ドＮ１の電位を圧力端子Ｖ。ＴＪＴに反転して出力する
。
以上の動作をタイムチャートで表わしたのが第２図であ
る。このフリップ・フロップはクロックＣＫの立り上が
りで動作することになり、「ダイナミック」と称してい
るのは内部状態がＭＯＳ）ランジスタＭｌ、Ｍ４のゲー
ト電極に蓄積されただけで保持されているからである。
る。このフリップ・フロップはクロックＣＫの立り上が
りで動作することになり、「ダイナミック」と称してい
るのは内部状態がＭＯＳ）ランジスタＭｌ、Ｍ４のゲー
ト電極に蓄積されただけで保持されているからである。
又、出力Ｖ。ＵＴの！位もＯＫ＝ロウレベル、ＣＫ＝ハ
イレベルノ時にはＶ。ＬＩＴに付加される容量負荷によ
り保持されることになる。
イレベルノ時にはＶ。ＬＩＴに付加される容量負荷によ
り保持されることになる。
上述した従来のフリップ・フロップにおいて、ＭＯＳト
ランジスタＭ５〜Ｍ８による入力側ラッチの役割は入力
端子ＶｒＮの電位を内部ノードＮ１に蓄積するためだけ
のものであり、回路構成上、ノードＮ１に他の回路の入
力負荷や配線負荷が付加されることは無いので出力側ラ
ッチとは異なりドライブ能力は問題とはならない。
ランジスタＭ５〜Ｍ８による入力側ラッチの役割は入力
端子ＶｒＮの電位を内部ノードＮ１に蓄積するためだけ
のものであり、回路構成上、ノードＮ１に他の回路の入
力負荷や配線負荷が付加されることは無いので出力側ラ
ッチとは異なりドライブ能力は問題とはならない。
従ってトランジスタＭ５〜Ｍ８はトランジスタＭ１〜Ｍ
４と比べて小さなサイズのものを用いることが可能であ
るが、ノードＮ１への充放電がトランジスタＭ５．Ｍ６
又はトランジスタＭ７．Ｍ８を２段直列に接続したバス
で行なわれるため、あまり小さなものを使うと充放電の
時間が長くなってしまうという欠点がある。つまり、Ｌ
ＳＩ化した場合にコンパクトにレイアウトする限界があ
る。
４と比べて小さなサイズのものを用いることが可能であ
るが、ノードＮ１への充放電がトランジスタＭ５．Ｍ６
又はトランジスタＭ７．Ｍ８を２段直列に接続したバス
で行なわれるため、あまり小さなものを使うと充放電の
時間が長くなってしまうという欠点がある。つまり、Ｌ
ＳＩ化した場合にコンパクトにレイアウトする限界があ
る。
本発明のフリップ・フロップ回路は、入力側ラッチとし
てトランスファー・ゲートと出力側ラッチとして増幅・
反転機能を有するダイナミック・ラッチを有している。
てトランスファー・ゲートと出力側ラッチとして増幅・
反転機能を有するダイナミック・ラッチを有している。
したがって、入力側のラッチを単なるトランスファーゲ
ートとしてレイアウトサイズの縮小化を可能にすること
ができる。
ートとしてレイアウトサイズの縮小化を可能にすること
ができる。
次に本発明について図面を参照して説明する。
第１図は、本発明の第１の実施例の回路図である。入力
ラッチはＰチャネルＭＯＳトランジスタＭ５とＮチャネ
ルＭＯＳ）ランジスタＭ６を並列に接続したトランスフ
ァー・ゲートで構成し、各々のゲー１にはクロック入力
ＣＫ、ＣＫを相補的に入力する。トランスファー・ゲー
トの出力は内部ノードＮＵにつながる。出力側ラッチは
ＰチャネルトランジスタＭｌ、Ｍ２とＮチャネルトラフ
９１５Ｍ３．Ｍ４の直列接続によるトライステート・イ
ンバータで構成され、Ｍｌ、Ｍ４のゲートには内部ノー
ドＮ１が、Ｍ２．Ｍ３のゲートにはクロック“σに、Ｃ
Ｋが接続され、出力はＭ２、Ｍ３のドレインからとりだ
される。
ラッチはＰチャネルＭＯＳトランジスタＭ５とＮチャネ
ルＭＯＳ）ランジスタＭ６を並列に接続したトランスフ
ァー・ゲートで構成し、各々のゲー１にはクロック入力
ＣＫ、ＣＫを相補的に入力する。トランスファー・ゲー
トの出力は内部ノードＮＵにつながる。出力側ラッチは
ＰチャネルトランジスタＭｌ、Ｍ２とＮチャネルトラフ
９１５Ｍ３．Ｍ４の直列接続によるトライステート・イ
ンバータで構成され、Ｍｌ、Ｍ４のゲートには内部ノー
ドＮ１が、Ｍ２．Ｍ３のゲートにはクロック“σに、Ｃ
Ｋが接続され、出力はＭ２、Ｍ３のドレインからとりだ
される。
動作上で第４図の従来例と異なるのは、入力側ラッチの
トランスファーゲートである。入力端子ＶｆＮの電位は
ＣＫ＝ハイレベル、ＣＫ＝ロウレベルの時に内部ノード
Ｎ１に反転されずに伝えられる。このとき、トランスフ
ァーゲートには増幅作用はなくスピードの低下が懸念さ
れるが、従来例において入力端子ＶＩＮにつながってい
る負荷、つまり、第４図のＭ５．Ｍ８のゲート電極の充
放電が、本発明においてはトランスファー・ゲートを通
したＭ５．Ｍ６ゲート電極の充放電に相当するため、入
力から内部ノードＮｌの変化という観点で見た場合に、
従来例と比べて劣ることはない。
トランスファーゲートである。入力端子ＶｆＮの電位は
ＣＫ＝ハイレベル、ＣＫ＝ロウレベルの時に内部ノード
Ｎ１に反転されずに伝えられる。このとき、トランスフ
ァーゲートには増幅作用はなくスピードの低下が懸念さ
れるが、従来例において入力端子ＶＩＮにつながってい
る負荷、つまり、第４図のＭ５．Ｍ８のゲート電極の充
放電が、本発明においてはトランスファー・ゲートを通
したＭ５．Ｍ６ゲート電極の充放電に相当するため、入
力から内部ノードＮｌの変化という観点で見た場合に、
従来例と比べて劣ることはない。
内部ノードの充放電に要求される時間の最小値はセット
アツプタイム、ホールドタイムで表わされるが、各トラ
ンジスタのチャネルのＷ／Ｌ＃ ２６μｍ／１．０μｍ
でセットアツプタイムとホールドタイムの和で０．５ｎ
ｓａ：という結果が得られている。
アツプタイム、ホールドタイムで表わされるが、各トラ
ンジスタのチャネルのＷ／Ｌ＃ ２６μｍ／１．０μｍ
でセットアツプタイムとホールドタイムの和で０．５ｎ
ｓａ：という結果が得られている。
第３図は本発明の第２の実施例の回路図である。
第１図の回路との違いは入力側ラッチのＰチャネルＭＯ
ＳトランジスタＭ５を削除したところにある。従って、
内部ノードＮｌはハイレベルとしてＶＤＤ ＶＴ （
ＶＴはトランジスタＭ６のしきい値電圧）までしか振れ
なくなり、出力側ラッチがオンしたときに貫通電流が流
れるが、フリップ・フロップとしての動作は実施例１と
全く同じである。
ＳトランジスタＭ５を削除したところにある。従って、
内部ノードＮｌはハイレベルとしてＶＤＤ ＶＴ （
ＶＴはトランジスタＭ６のしきい値電圧）までしか振れ
なくなり、出力側ラッチがオンしたときに貫通電流が流
れるが、フリップ・フロップとしての動作は実施例１と
全く同じである。
この構成によれば、ＭＯＳトランジスタ５ケでフリップ
・フロップが構成可能である。
・フロップが構成可能である。
以上説明したように本発明はダイナミック・フリップ・
フロップの入力側のラッチをトランスファー・ゲートと
したことにより、５〜６ケのＭ○Ｓトランジスタでフリ
ップ・フロップを構成できるという効果がある。
フロップの入力側のラッチをトランスファー・ゲートと
したことにより、５〜６ケのＭ○Ｓトランジスタでフリ
ップ・フロップを構成できるという効果がある。
第１図は本発明のフリップ・フロップの第１の実施例の
回路図、第２図は本発明及び従来のフリップ・フロップ
の動作タイムチャート、第３図は本発明のフリップ・フ
ロップの第２の実施例の回路図、第４図は従来のフリッ
プ・フロップの回路図である。 Ｍ１〜Ｍ８・・・・・・ＭＯＳ）ランジスタ、ｖｒＮ・
・・・・・入力端子、ＶＯＵＴ・・・・・・出力端子、
ＣＫ、ＧＫ・・・・・・クロック入力端子、ｖＤＤ・・
・・・・正電源、ＶＳＳ・・・・・・負電源。 代理人 弁理士 内 原 晋 ＭｒＮＨｂ：５ｏｓ）ラシシヌク ｓｓ 第１区 クロンクエンシ 介 ０
当５ ２ 国つ
回路図、第２図は本発明及び従来のフリップ・フロップ
の動作タイムチャート、第３図は本発明のフリップ・フ
ロップの第２の実施例の回路図、第４図は従来のフリッ
プ・フロップの回路図である。 Ｍ１〜Ｍ８・・・・・・ＭＯＳ）ランジスタ、ｖｒＮ・
・・・・・入力端子、ＶＯＵＴ・・・・・・出力端子、
ＣＫ、ＧＫ・・・・・・クロック入力端子、ｖＤＤ・・
・・・・正電源、ＶＳＳ・・・・・・負電源。 代理人 弁理士 内 原 晋 ＭｒＮＨｂ：５ｏｓ）ラシシヌク ｓｓ 第１区 クロンクエンシ 介 ０
当５ ２ 国つ
Claims (1)
- 入力クロックに対して相補的に動作する２つのラッチを
縦線に接続して構成されるダイナミック・フリップ・フ
ロップ回路において、入力側のラッチは増幅・反転機能
をもたないトランスファーゲートで構成され、出力側の
ラッチは増幅・反転機能を有するダイナミック・ラッチ
で構成されることを特徴とするフリップ・フロップ回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2302187A JPH04172809A (ja) | 1990-11-07 | 1990-11-07 | フリップ・フロップ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2302187A JPH04172809A (ja) | 1990-11-07 | 1990-11-07 | フリップ・フロップ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04172809A true JPH04172809A (ja) | 1992-06-19 |
Family
ID=17905984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2302187A Pending JPH04172809A (ja) | 1990-11-07 | 1990-11-07 | フリップ・フロップ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04172809A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009022021A (ja) * | 2002-03-13 | 2009-01-29 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2010161761A (ja) * | 2009-01-09 | 2010-07-22 | Au Optronics Corp | クロックｄ型フリップ・フロップ回路 |
| JP2022534821A (ja) * | 2019-06-04 | 2022-08-04 | リトル ドラゴン アイピー ホールディング エルエルシー | 低消費電力フリップフロップ回路 |
-
1990
- 1990-11-07 JP JP2302187A patent/JPH04172809A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009022021A (ja) * | 2002-03-13 | 2009-01-29 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2012050147A (ja) * | 2002-03-13 | 2012-03-08 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2010161761A (ja) * | 2009-01-09 | 2010-07-22 | Au Optronics Corp | クロックｄ型フリップ・フロップ回路 |
| JP2022534821A (ja) * | 2019-06-04 | 2022-08-04 | リトル ドラゴン アイピー ホールディング エルエルシー | 低消費電力フリップフロップ回路 |
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