JPH04172812A - ディレー調整用集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はディレー調整用集積回路に関する。

〔従来の技術〕

従来、この種のディレー調整用集積回路は、集積回路内
の複数パスの直接選択によっていたか、あるいは受動部
品であるデイレーラインにより調整を行なっていた。

〔発明が解決しようとする課題〕

上述した従来のディレー調整用集積回路は、複数パスを
選択回路により直接選択していたためパスの数が多くな
ることにより一つのゲートに対してとれる入力あるいは
出力の数のためにパスの本数が制限されるかあるいは無
理に入出力の数を増加されることにより、素子自体の性
能を低下させるという欠点があった。

また、従来のデイレーラインは受動素子であるため調整
時には人手により可変端子を動かす、あるいは交換する
という作業が必要であった。つまり、装置全体を動作さ
せながら微調整を行なうことは困難で、また、プログラ
ムにより制御することも不可能てあった。

〔課題を解決するための手段〕

第１の発明のディレー調整用集積回路は、ティレーの異
なる２つのパスと前記２つのパスを外部の入力端子の信
号切替で選択する選択回路を組み合わせた回路を多段接
続し、初段の回路の入力端子を外部入力端子へ接続かつ
終段の回路の出力端子を外部出力端子へ接続することに
より、外部入力端子から入った信号が外部出力端子へで
るまでのディレーをディレー選択用の外部入力端子の設
定切替えで制御できる構成となっている。

第２の発明のディレー調整用集積回路は、少なくとも１
組の入出力信号を持ち内部に伝搬遅延時間の異なる複数
個のパスをもつと同時にパスの選択回路を持ち前記複数
個のパスの中から選択信号により１つのパスを選択し選
択されたパスに対してのみ外部からの信号が入力されか
つ前記の選択されたパスが持つ遅延時間が付加され出力
される１組の入出力を有している。

〔実施例〕

次に本発明の実施例について図面を用いて説明する。

第１図は本発明の第１の実施例を示す回路図である。デ
ィレーを作るパスは８本あり３〜１０て示す。各パスの
ティレーをパス３，４はａ、パス５．６はｂ、パス７．
８はＣ、パス９，１０はｄとしディレーをａ＜ｂ＜ｃ＜
ｄとなるように設定すると２つのディレー選択用外部入
力端子１１゜１２の入力設定を切替えることにより、バ
ス選択用ゲートの出力が切替わり、入力端子１からの入
力された信号が出力端子２から出力されるまでの時間、
つまり信号ディレーをａ＋ｃ十ｚ、ａ十ｄ＋ｚ、ｂ十ｃ
＋ｚ、ｂ十ｄ＋ｚの４通りに変化させることができる。

但し２は入力バス、出力バスおよびゲートのディレーの
和である。

本実施例は基本ディレー選択部を２段接続した例を用い
て説明したが、実際には外部の入力端子数および内部で
構成可能な回路の制限がゆるす限り、複数段接続すれば
よい。

なおディレー差は論理ゲートのディレー分あるいは線長
増加によるディレー増加分等を組み合せて構成すればよ
い。

第２図は本発明の第２の実施例を示すブロック図である
。

１００は本集積回路の入力信号でありこれから入力され
た信号は４つのパス４００〜７００に入力されるが４つ
のパスはその入口部分のゲートの各入力に選択信号が入
力されており選択回路の入力８００，９００の２ビツト
の状態により選択回路の４本の出力のうち１本が゛１°
ルベル、他の３本がパ０°“レベルとなっており、この
ため４つのパスのうち１つのみに入力１からの信号が入
力されかつ出力２へ出力される。

このときパス４００〜７００に一定のディレー差を与え
ることにより、本集積回路は端子８００．９００により
、入力端子１００と出力端子２００の間のディレーを４
通りに調整することができる。

ここではパスの数か４通りの例を示したがパスの数およ
び選択回路のビット数を増加させることにより、ディレ
ー調整の範囲を広げるあるいは調整する量を小さくし微
調可能とすることもできる。

〔発明の効果〕

以上説明したように本発明はディレー差を持つ２つのパ
スを選択する回路を多段数接続し、入出力回路を接続す
ることにより可変段数が多く、又ディレーの調整幅をせ
まく設定することのできるディレー調整回路が実現でき
るという効果がある。

さらに、本発明は、ディレー調整を集積回路内のパスの
選択により実現することで装置を動作させながら装置の
反応を見ながら装置調整することが可能であるしかつ上
記の理由によりプラグラムによりディレー調整の制御が
可能であるという効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す回路図、第２図は
本発明の第２の実施例を示す回路図である。 １・・・信号入力外部端子、２・・・信号出力外部端子
、３〜１０・・ディレー設定パス、１１．１２・・ディ
レー調整用外部入力端子、１３．１４・・・パス選択用
ゲート。

Claims (1)

1. 【特許請求の範囲】 １、ディレーの異なる２つのパスを外部の入力端子の信
   号切替で選択することにより、入力端子から入った信号
   が出力端子へ出るまでのディレー値を選択できるような
   回路をシリーズに多段接続することを特徴とするディレ
   ー調整用集積回路。 ２、少なくとも１組の入出力信号を持ち、内部に信号伝
   搬遅延時間の異なる複数個のパスと前記パスを選択する
   選択回路を持ち、前記パスの中から選択信号により１つ
   のパスを選択し、選択された１つのパスに対してのみ外
   部からの信号が入力されかつ前記の選択されたパスが持
   つ遅延時間が付加され出力される入出力回路を持つこと
   を特徴とするディレー調整用集積回路。