JPH06196958A - プログラマブル可変長遅延回路 - Google Patents

プログラマブル可変長遅延回路

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JPH06196958A
JPH06196958A JP5235432A JP23543293A JPH06196958A JP H06196958 A JPH06196958 A JP H06196958A JP 5235432 A JP5235432 A JP 5235432A JP 23543293 A JP23543293 A JP 23543293A JP H06196958 A JPH06196958 A JP H06196958A
Authority
JP
Japan
Prior art keywords
delay
multiplexer
input
stage
time
Prior art date
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Pending
Application number
JP5235432A
Other languages
English (en)
Inventor
Jiee Matsukinii Deibitsudo
ディビッド・ジェー・マッキニー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tektronix Japan Ltd
Original Assignee
Sony Tektronix Corp
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Publication date
Application filed by Sony Tektronix Corp filed Critical Sony Tektronix Corp
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/131—Digitally controlled

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  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Pulse Circuits (AREA)

Abstract

(57)【要約】 【構成】 ２の（Ｎ−ｎ）乗×ｔ（ｔは最少遅延時間、
ｎは１からＮまでの整数）の全て異なる遅延時間を有す
るＮ個の遅延素子と、各々の遅延素子の後に接続された
Ｎ個の選択手段とを含むＮ段の遅延段で構成される。各
々の選択手段は別個の論理信号に応答して、前段からの
信号が直前の遅延素子を通過させるか否かを選択する。 【効果】 部品数を節約し、簡単化されたプログラマビ
リティーを持つ簡単化された構造のプログラマブル可変
長遅延回路を提供することができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、プログラマブル可変長
遅延回路に関し、特に部品数を節約し、簡単化されたプ
ログラマビリティを提供する、簡単な構造のプログラマ
ブル可変長遅延回路に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】回路設
計において、回路動作中に繰返して遅延量がプログラマ
ブル可変できる可変長遅延回路が要求されている。
【０００３】ラムゼー他による米国特許第４，０１６，
５１１号（プログラマブル可変長高速デジタル遅延線）
は累進的に増加する１組の遅延段と共に、デジタル的に
選択可能な１組のスイッチング・ユニットを用いる遅延
線装置を開示している。累進的に増加している遅延素子
段は、２の累乗、（すなわち１、２、４、８、・・・２
のＮ乗）に関する遅延時間を有する。これらＮ段の遅延
素子段は、Ｎ個のスイッチにより直列に接続される。Ｎ
個のスイッチは全ての遅延素子段の入力が、前段の全て
の遅延素子段の出力に、又は全ての遅延線に対する入力
につながるようにする。段数Ｎの入力側のスイッチは、
そのスイッチの前にある遅延素子段の数に１を足した数
と同じ接点数を持たなければならない。従って、遅延素
子段Ｎのためには、Ｎ個のスイッチを必要とし、それら
のスイッチは、それぞれ２、３、・・・、Ｎ、Ｎ＋１の
入力を持っている。スイッチが、直列に接続される遅延
素子のどのような組み合わせも可能にするためには、Ｎ
ビット遅延線ワードが複数の多入力スイッチを適当に制
御するようにデコードされなければならない。
【０００４】本発明の目的は、部品数を節約し、簡単化
されたプログラマビリティーを持つ簡単化された構造の
プログラマブル可変長遅延回路を提供することである。
【０００５】
【課題を解決するための手段及び作用】本発明による簡
単化された構造のプログラマブル可変長遅延回路は、部
品数を節約すると共に、簡単化されたプログラマビリテ
ィを提供する。この構造においては、Ｎ段の遅延ステー
ジは、２の累乗に関連する遅延時間を生ずる。また、各
々の遅延素子は２入力のマルチプレクサによって接続さ
れる。２入力マルチプレクサは、その段における入力又
は遅延素子の出力を選択する。また、短い遅延を生ずる
遅延素子に組み合わされたマルチプレクサは下位のビッ
トに、長い遅延を生ずる遅延素子に組み合わされたマル
チプレクサは上位のビットに単調に接続され、Ｎビット
選択信号によって選択的に制御される。その結果、本発
明のプログラマブル遅延回路は、部品数を節約し、マル
チプレクサを制御するために用いた２進数の値に直接比
例した遅延時間を生ずる。
【０００６】
【実施例】図１は本発明のプログラマブル可変長遅延回
路のブロック図であり、構造と共に、遅延選択信号によ
ってどのように制御されるかを示している。図１を参照
すると、遅延させる信号は、第１段（ステージ１）の入
力に加えられる。ステージ１は遅延素子１０及びマルチ
プレクサ１２を含んでいる。遅延素子１０は２の（Ｎ−
１）乗×ｔに等しい遅延時間を与える。ここでＮは、プ
ログラマブル可変遅延回路における全ての段数、ｔは一
番短い遅延素子段の遅延時間である。マルチプレクサ１
２は、「１入力」上の遅延素子１０の出力、又は「０入
力」上の遅延素子１０の入力を選択する。マルチプレク
サ１２による選択モードは、Ｎビット遅延選択信号の最
上位ビット（ＭＳＢ）によって決められる。
【０００７】ステージ１の出力は、遅延素子２０及びマ
ルチプレクサ２２がステージ１と同様に接続されたステ
ージ２の入力に加えられる。遅延素子２０は２の（Ｎ−
２）乗×ｔ、すなわち前段の遅延素子１０によって与え
られた遅延時間の半分に等しい遅延時間を与える。ステ
ージ２のマルチプレクサ２２はＮビット遅延選択信号の
最上位ビットから２番目の信号により制御される。
【０００８】本発明のプログラマブル可変遅延線の連続
するステージは、遅延素子の遅延時間が前段の遅延時間
の半分になることと、マルチプレクサを制御するＮビッ
ト遅延選択信号が前段より１つ下位ビットになることを
除いてはすでに上述したように全て同一である。このス
テージの形状は最終段まで続く。ステージＮは単に遅延
時間がｔの遅延素子８０を有し（２の０乗は１）、マル
チプレクサはＮビット遅延選択信号の最下位ビットによ
って制御される。ステージＮの出力は信号Ｔｄであり、
プログラマブル可変遅延線回路の全遅延時間である。
【０００９】この遅延回路のＮ段の遅延素子間の２の累
乗の関係は、Ｎビット選択信号間の２の累乗の関係を反
映して、全遅延時間Ｔｄは遅延選択信号線上のデジタル
値に直接比例する。この関係を保つには、異なったステ
ージの順番が物理的に逆に接続される等は問題ではな
く、ビットの桁とステージの遅延時間との関係を保てば
よい。
【００１０】遅延素子１０、２０、・・・、８０は、例
えば抵抗、増幅器等を用いて固定遅延を実現するどの様
な手段により形成してもよい。必要なことは、最少の遅
延時間を有する遅延素子と他の遅延時間を有する遅延素
子との間には、２の累乗の関係を持たねばならないこと
である。
【００１１】
【発明の効果】本発明により、部品数を節約し、簡単化
されたプログラマビリティーを持つ簡単化された構造の
プログラマブル可変長遅延回路を提供することができ
る。
【図面の簡単な説明】
【図１】本発明によるプログラマブル可変長遅延回路の
回路ブロック図である。
【符号の説明】
１０ 遅延素子 ２０ 遅延素子 ８０ 遅延素子 １２ マルチプレクサ ２２ マルチプレクサ ８２ マルチプレクサ

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 Ｎ段の直列に接続された遅延段を備えた
    プログラマブル遅延回路において、 遅延時間が２の（Ｎ−ｎ）乗×ｔ（ｔは最小遅延時間、
    ｎは１からＮまでの整数）の全て異なる遅延時間を有す
    るＮ個の遅延素子と、 上記遅延素子の入力端及び出力端に２つの入力端が夫々
    接続され、各々が別個の論理信号に応答してどちらか一
    方を選択的に出力する選択手段とを上記遅延段内に具え
    たプログラマブル可変長遅延回路。
JP5235432A 1992-08-28 1993-08-27 プログラマブル可変長遅延回路 Pending JPH06196958A (ja)

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US936819 1992-08-28
US07/936,819 US5389843A (en) 1992-08-28 1992-08-28 Simplified structure for programmable delays

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JPH06196958A true JPH06196958A (ja) 1994-07-15

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