JPH04172830A - エラーパルス延伸回路 - Google Patents
エラーパルス延伸回路Info
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- JPH04172830A JPH04172830A JP2303254A JP30325490A JPH04172830A JP H04172830 A JPH04172830 A JP H04172830A JP 2303254 A JP2303254 A JP 2303254A JP 30325490 A JP30325490 A JP 30325490A JP H04172830 A JPH04172830 A JP H04172830A
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- JP
- Japan
- Prior art keywords
- pulses
- error
- pulse
- counters
- frame
- Prior art date
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
- G06F11/076—Error or fault detection not based on redundancy by exceeding limits by exceeding a count or rate limit, e.g. word- or bit count limit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/04—Shaping pulses by increasing duration; by decreasing duration
- H03K5/05—Shaping pulses by increasing duration; by decreasing duration by the use of clock signals or other time reference signals
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/24—Testing correct operation
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
デジタルデータ伝送において、データ中に検出されるエ
ラーパルスを時間的に延伸して出力するエラーパルス延
伸回路に関し、 １フレームのデータに複数のエラーパルスが含まれる場
合にそれらのエラーパルスを時間的に延伸して、エラー
パルスの検出を確実に行うことを目的とし、 各フレームで検出された複数のエラーパルスを時間的に
延伸して出力するエラーパルス延伸回路であって、エラ
ーパルスをカウントするカウント手段と、データの基準
クロックパルスを所定の比率で分周する分周手段と、カ
ウント手段のカウントした個数だけの分周クロックパル
スを連続的に出力するパルス発生手段を備えたことを特
徴とするエラーパルス延伸回路である。
ラーパルスを時間的に延伸して出力するエラーパルス延
伸回路に関し、 １フレームのデータに複数のエラーパルスが含まれる場
合にそれらのエラーパルスを時間的に延伸して、エラー
パルスの検出を確実に行うことを目的とし、 各フレームで検出された複数のエラーパルスを時間的に
延伸して出力するエラーパルス延伸回路であって、エラ
ーパルスをカウントするカウント手段と、データの基準
クロックパルスを所定の比率で分周する分周手段と、カ
ウント手段のカウントした個数だけの分周クロックパル
スを連続的に出力するパルス発生手段を備えたことを特
徴とするエラーパルス延伸回路である。
［産業上の利用分野］
この発明は、デジタルデータ伝送において、デ−タの各
フレームで検出されれるエラーパルスを時間的に延伸し
て出力するエラーパルス延伸回路に関する。
フレームで検出されれるエラーパルスを時間的に延伸し
て出力するエラーパルス延伸回路に関する。
［従来の技術］
従来、この種のエラーパルス延伸回路においては、いわ
ゆるパリティチエツク方式によって伝送誤り率を検出す
るためにデータの各フレームに１ビツトずつ検出される
エラーパルスのパルス幅を延伸するようにしｆ二回路が
知られている（例えば特開昭６４−４６３３９号公報参
照）。
ゆるパリティチエツク方式によって伝送誤り率を検出す
るためにデータの各フレームに１ビツトずつ検出される
エラーパルスのパルス幅を延伸するようにしｆ二回路が
知られている（例えば特開昭６４−４６３３９号公報参
照）。
し発明が解決しようとする課題］
ところで、デジタルデータ伝送においては、たとえば、
第４図に示すＳ ＯＳ Ｅ Ｔ （５ｙｎｃｈｒｏｎｏ
ｕｓＯｐｔｉｃａｌ ＮＥＴｖｏｒｋ）の５ＴＳ−１２
のフレームフォーマットのように１フレーム中にエラー
パルス（パリティｂｉｔ）が複数個（Ｂ１ ：８ｂｉｔ
、 Ｂ２ ：９６ｂｉｔ）存在するものが見られる。し
かし、従来のエラーパルス延伸回路は、ｌフレームに１
ビツトだけ含まれるエラーパルスの延伸には適用可能で
あるが、１フレームに複数のエラーパルスか含まれる場
合には、適用できないという問題点があった。
第４図に示すＳ ＯＳ Ｅ Ｔ （５ｙｎｃｈｒｏｎｏ
ｕｓＯｐｔｉｃａｌ ＮＥＴｖｏｒｋ）の５ＴＳ−１２
のフレームフォーマットのように１フレーム中にエラー
パルス（パリティｂｉｔ）が複数個（Ｂ１ ：８ｂｉｔ
、 Ｂ２ ：９６ｂｉｔ）存在するものが見られる。し
かし、従来のエラーパルス延伸回路は、ｌフレームに１
ビツトだけ含まれるエラーパルスの延伸には適用可能で
あるが、１フレームに複数のエラーパルスか含まれる場
合には、適用できないという問題点があった。
［課題を解決するための手段ｊ
この発明は、各フレームのデータ中に検出される複数の
エラーパルスを時間的に延伸して出力するエラーパルス
延伸回路であって、エラーパルスをカウントするカウン
ト手段と、データの基準クロックパルスを所定の比率て
分周する分周手段と、カウント手段のカウントした個数
だけの分周クロックパルスを連続的に出力するパルス発
生手段を備えたことを特徴とするエラーパルス延伸回路
である。
エラーパルスを時間的に延伸して出力するエラーパルス
延伸回路であって、エラーパルスをカウントするカウン
ト手段と、データの基準クロックパルスを所定の比率て
分周する分周手段と、カウント手段のカウントした個数
だけの分周クロックパルスを連続的に出力するパルス発
生手段を備えたことを特徴とするエラーパルス延伸回路
である。
上記パルス発生手段は、カウント手段によってカウント
された数だけ分周クロックパルスをカウントするカウン
タ回路と、航記カウンタ回路のカウント期間だけ分周ク
ロックパルスを出力するフリップフロブプ回路を備えた
回路であることが好ましい。
された数だけ分周クロックパルスをカウントするカウン
タ回路と、航記カウンタ回路のカウント期間だけ分周ク
ロックパルスを出力するフリップフロブプ回路を備えた
回路であることが好ましい。
第１図はこの発明の原理を示すブロック図であり、ｌｏ
ｔはｌフレームのデータ中に検出される複数のエラーパ
ルスをカウントするカウント手段、１０２はデータの基
準クロックパルスを所定の比率に分周する分周手段、１
０３はカウント手段ｌＯ１をカウントした個数だけの分
周クロックパルスを連続的に出力するパルス発生手段で
ある。
ｔはｌフレームのデータ中に検出される複数のエラーパ
ルスをカウントするカウント手段、１０２はデータの基
準クロックパルスを所定の比率に分周する分周手段、１
０３はカウント手段ｌＯ１をカウントした個数だけの分
周クロックパルスを連続的に出力するパルス発生手段で
ある。
［作用コ
第【図において、カウント手段１０１は各フレームのデ
ータ中に検出される複数のエラーパルスの数をカウント
すると、そのカウント値をパルス発生手段１０３に入力
する。パルス発生手段１０３は分周手段１０２によって
分周されたクロックパルスを受けてカウント手段１０１
のカウントした個数だけの分周クロックパルスを連続的
に出力する。従って、各フレームに含まれる複数のエラ
ーパルスは分周手段１０２における分周周期だけ延伸さ
れてパルス発生手段１０３から出力される。
ータ中に検出される複数のエラーパルスの数をカウント
すると、そのカウント値をパルス発生手段１０３に入力
する。パルス発生手段１０３は分周手段１０２によって
分周されたクロックパルスを受けてカウント手段１０１
のカウントした個数だけの分周クロックパルスを連続的
に出力する。従って、各フレームに含まれる複数のエラ
ーパルスは分周手段１０２における分周周期だけ延伸さ
れてパルス発生手段１０３から出力される。
［実施例］
以下、図面に示す実施例に基づいて、この発明を詳述す
る。これによってこの発明が限定されるものではない。
る。これによってこの発明が限定されるものではない。
第４図はこの実施例に適用する５ＯＮＥＴの５ＴＳ−１
２のフレームフォーマットを示すが、このフレームフォ
ーマットは各行が１０８０バイト（８６４０ｂｉｔ）の
９行からなるデータによって構成され、領域Ｂ１には８
ビツトのパリティ−ビットが含まれ、領域Ｂ２には９６
ビツトのパリティ−ビットが含まれている。
２のフレームフォーマットを示すが、このフレームフォ
ーマットは各行が１０８０バイト（８６４０ｂｉｔ）の
９行からなるデータによって構成され、領域Ｂ１には８
ビツトのパリティ−ビットが含まれ、領域Ｂ２には９６
ビツトのパリティ−ビットが含まれている。
第２図はＴＴＬ論理回路で構成したこの発明の一実施例
を示すエラーパルス延伸回路であり、１０１は各フレー
ムで検出した複数のエラーパルスをカウントとするカウ
ント手段、１０２はデータ用の基準クロックパルスを所
定の比率で分周する分周手段、１０３はカウント手段１
０１のカウントした個数だけの分周クロックパルスを連
続的に出力するパルス発生手段である。
を示すエラーパルス延伸回路であり、１０１は各フレー
ムで検出した複数のエラーパルスをカウントとするカウ
ント手段、１０２はデータ用の基準クロックパルスを所
定の比率で分周する分周手段、１０３はカウント手段１
０１のカウントした個数だけの分周クロックパルスを連
続的に出力するパルス発生手段である。
第２図において、ｌは基準クロックパルスＣＫ１を１７
２７に分周して分周クロックパルスＣＫ２を出力する分
周回路であるが、これには公知のものが適用できるので
、その詳細な説明は省略する。
２７に分周して分周クロックパルスＣＫ２を出力する分
周回路であるが、これには公知のものが適用できるので
、その詳細な説明は省略する。
２λ、２ｂ及び３ａ、３ｂはそれぞれ同期式４ｂｉＬカ
ウンタ（例えばＴ Ｔ Ｌ７４１６０） 、４〜１０は
インバータ（例えばＴ Ｔ Ｌ ７４０４）、１１．１
３はＮＡＮＤゲート（例えばＴ Ｔ Ｌ ７４３０）、
１２はＮＡＮＤゲート（例えばＴ Ｔ Ｌ ７４００）
、１４はＯＲゲート（例えばＴ Ｔ Ｌ ７４３２）、
１５．１６はＯＲゲート（例えばＴ Ｔ Ｌ ４０７２
）、１７はＡＮＤゲート（例えばＴ Ｔ Ｌ ７４０ｇ
）、１８はＮＯＲゲート（例えばＴ Ｔ Ｌ ７４０２
）、１９はインバータ（例えばＴＴＬ７４０４）。２０
はＪＫフリップフロップ（例えばＴ Ｔ Ｌ ７４７０
）、２１はＮＯＲゲート（例えば７４０２）である。Ｔ
Ｐは第４図に示すフレームフォーマットの領域Ｂ２の位
置を表す位置パルスであり、カウンタ２ａ及び２ｂのＬ
ＯＡＤ端子に入力される。
ウンタ（例えばＴ Ｔ Ｌ７４１６０） 、４〜１０は
インバータ（例えばＴ Ｔ Ｌ ７４０４）、１１．１
３はＮＡＮＤゲート（例えばＴ Ｔ Ｌ ７４３０）、
１２はＮＡＮＤゲート（例えばＴ Ｔ Ｌ ７４００）
、１４はＯＲゲート（例えばＴ Ｔ Ｌ ７４３２）、
１５．１６はＯＲゲート（例えばＴ Ｔ Ｌ ４０７２
）、１７はＡＮＤゲート（例えばＴ Ｔ Ｌ ７４０ｇ
）、１８はＮＯＲゲート（例えばＴ Ｔ Ｌ ７４０２
）、１９はインバータ（例えばＴＴＬ７４０４）。２０
はＪＫフリップフロップ（例えばＴ Ｔ Ｌ ７４７０
）、２１はＮＯＲゲート（例えば７４０２）である。Ｔ
Ｐは第４図に示すフレームフォーマットの領域Ｂ２の位
置を表す位置パルスであり、カウンタ２ａ及び２ｂのＬ
ＯＡＤ端子に入力される。
ＥＰはＢ２で検出されたエラーパルスであり、カウンタ
２＋Ｌ及び２ｂのＥＮＡＢＬＥ−Ｐ端子にそれぞれ人力
される。ＣＫＩはカウンタ２λ、２ｂのＣＬＯＣＫ端子
に入力される基準クロックパルスである。
２＋Ｌ及び２ｂのＥＮＡＢＬＥ−Ｐ端子にそれぞれ人力
される。ＣＫＩはカウンタ２λ、２ｂのＣＬＯＣＫ端子
に入力される基準クロックパルスである。
ＬＰはフレームの領域Ｂ２からエラーパルスが出力を完
了するタイミングで出力されるロードパルスであり、Ｎ
ＡＮＤゲート１２に入力される。ＣＲはクリア信号であ
り、カウンタ２ａ、２ｂ、３λ、３ｂ及びＪＫフリップ
フロップ２０のＣＬＥＡＲ端子に入力される。また、カ
ウンタ２ａ及び２ｂのデータ入力端子はすべてグラウン
ドに接続されると共にカウンタ２λ、３ａのＥＮＡＢＬ
Ｅ−Ｔ端子は常に「１」が入力されるよう電源に接続さ
れ、また、カウンタ２ａ、３ａのＲ［ＰＰＬＥ−ＣＡＲ
ＲＹ出力端子はそれぞれカウンタ２ｂ、３ｂのＥＮＡＢ
ＬＥ−Ｔ端子に接続される。なお、この実施例に適用さ
れるフレームフォーマットは前述のように１フレーム当
り最大９６ｂｉｔ（Ｂ２領域）を含むので、４ ｂｉｔ
のカウンタ２λ、２ｂによって７ビツトのバイナリ−カ
ウンタを構成している。カウンタ２２Ｌ及び２ｂの出力
は、インバータ４〜【０によってそれぞれ反転され、カ
ウンタ３ａ、３ｂのデータ入力端子に入力されると共に
ＮＡＮＤゲートｌｌに入力される。また、ＮＡＮＤゲー
ト！■の出力はロードパルスＬＰと共にＮＡＮＤゲート
１２に入力され、ＮＡＮＤゲート１２の出力はインバー
タ１９及びカウンタ３２Ｌ、３ｂのＬＯＡＤ端子に入力
される。分周クロックパルスＣＫ２はカウンタ３ａ。
了するタイミングで出力されるロードパルスであり、Ｎ
ＡＮＤゲート１２に入力される。ＣＲはクリア信号であ
り、カウンタ２ａ、２ｂ、３λ、３ｂ及びＪＫフリップ
フロップ２０のＣＬＥＡＲ端子に入力される。また、カ
ウンタ２ａ及び２ｂのデータ入力端子はすべてグラウン
ドに接続されると共にカウンタ２λ、３ａのＥＮＡＢＬ
Ｅ−Ｔ端子は常に「１」が入力されるよう電源に接続さ
れ、また、カウンタ２ａ、３ａのＲ［ＰＰＬＥ−ＣＡＲ
ＲＹ出力端子はそれぞれカウンタ２ｂ、３ｂのＥＮＡＢ
ＬＥ−Ｔ端子に接続される。なお、この実施例に適用さ
れるフレームフォーマットは前述のように１フレーム当
り最大９６ｂｉｔ（Ｂ２領域）を含むので、４ ｂｉｔ
のカウンタ２λ、２ｂによって７ビツトのバイナリ−カ
ウンタを構成している。カウンタ２２Ｌ及び２ｂの出力
は、インバータ４〜【０によってそれぞれ反転され、カ
ウンタ３ａ、３ｂのデータ入力端子に入力されると共に
ＮＡＮＤゲートｌｌに入力される。また、ＮＡＮＤゲー
ト！■の出力はロードパルスＬＰと共にＮＡＮＤゲート
１２に入力され、ＮＡＮＤゲート１２の出力はインバー
タ１９及びカウンタ３２Ｌ、３ｂのＬＯＡＤ端子に入力
される。分周クロックパルスＣＫ２はカウンタ３ａ。
３ｂのＣＬＯＣＫ端子及びＪＫフリブプフロブプ２０の
ＣＬＯＣＫ端子、更ニＮ ＯＲゲート２１に入力される
。カウンタ３ａ、３ｂの出力はＯＲゲート１５．１６に
入力される。また、カウンタ３λ、３ｂの７つの出力の
内３つはＮＡＮＤゲート１３に入力され、残る１つはＮ
ＡＮＤゲート１３の出力と共にＯＲゲート１４に入力さ
れる。ＯＲゲート１４の出力はカウンタ３ａ、３ｂのＥ
ＮＡＢＬＥ−Ｐ端子にそれぞれ入力され、またＯＲゲー
ト１５の出力と共にＡＮＤゲート１７に入力される。
ＣＬＯＣＫ端子、更ニＮ ＯＲゲート２１に入力される
。カウンタ３ａ、３ｂの出力はＯＲゲート１５．１６に
入力される。また、カウンタ３λ、３ｂの７つの出力の
内３つはＮＡＮＤゲート１３に入力され、残る１つはＮ
ＡＮＤゲート１３の出力と共にＯＲゲート１４に入力さ
れる。ＯＲゲート１４の出力はカウンタ３ａ、３ｂのＥ
ＮＡＢＬＥ−Ｐ端子にそれぞれ入力され、またＯＲゲー
ト１５の出力と共にＡＮＤゲート１７に入力される。
ＡＮＤゲート１７の出力とインバータ１９の出力がＮＯ
ＲＯＲゲート１４力され、ＮＯＲゲート１８の出力はＪ
Ｋフリップフロップ２０のに端子に入力される。そして ＪＫフリップフロップ２０ので端子の出力は分周クロッ
クパルスＣＫ２と共にＮＯＲゲート２！に入力され、Ｎ
ＯＲゲート２１は延伸されたエラーパルスＥＯを出力す
る。
ＲＯＲゲート１４力され、ＮＯＲゲート１８の出力はＪ
Ｋフリップフロップ２０のに端子に入力される。そして ＪＫフリップフロップ２０ので端子の出力は分周クロッ
クパルスＣＫ２と共にＮＯＲゲート２！に入力され、Ｎ
ＯＲゲート２１は延伸されたエラーパルスＥＯを出力す
る。
このような構成における動作を第３図に示す波形説明図
を用いて説明する。今、第４図に示すフレームフォーマ
ットの領域Ｂ２によって８個のエラーパルスＥＰが存在
するものとすると、そのエラーパルスＥＰは、カウンタ
２ａ、２ｂに入力されて、カウントアツプされる。そし
て、領域Ｂ２ニヨルエラーハルスが終了するタイミンク
テ、第３図の（ａ）に示すようにロードパルスＬＰが入
力されると、カウンタ２ａ、２ｂのカウント値がインバ
ータ４〜１０によって反転してカウンタ３ａ。
を用いて説明する。今、第４図に示すフレームフォーマ
ットの領域Ｂ２によって８個のエラーパルスＥＰが存在
するものとすると、そのエラーパルスＥＰは、カウンタ
２ａ、２ｂに入力されて、カウントアツプされる。そし
て、領域Ｂ２ニヨルエラーハルスが終了するタイミンク
テ、第３図の（ａ）に示すようにロードパルスＬＰが入
力されると、カウンタ２ａ、２ｂのカウント値がインバ
ータ４〜１０によって反転してカウンタ３ａ。
３ｂをロードさせる。カウンタ３ａ、３ｂは第３図の（
ｂ）に示す１７２７分周クロックパルスに同期してカウ
ントを開始し、箪３図の（ｃ）に示すようにｒｌｌｌｏ
ｌｌｌＪからｒｌｌｌｌｌｌＯＪまでのデータを連続的
に出力する。カラ／り３ａ、３ｂがデータを出力する期
間、ＪＫフリップ７０ツブ２０のＱ端子の出力は第３図
の（ｄ）に示すように「ＩＪとなるので、ＮＯＲゲート
２１からは第３図の（ｅ）に示すように８個の分周クロ
ックパルス、すなわち、延伸されたエラーパルスＥＯが
順次出力される。なお、ＮＡＮＤゲート＋３及びＮＯＲ
ゲート１４はカウンタ３ａ、３ｂの出力するデータがｒ
ｌｌｌｌｌｌＯＪになった時、カウンタ３＆、３ｂのカ
ウント動作を停止させるための回路であり、ＮＡＮＤゲ
ート１１及び！２はエラーパルスＥＰが全く入力されな
い時にロードパルスＬＰをマスクするための回路であり
、更にＯＲゲート１５．１６はリセット解除後の誤動作
を防止するために設けられた回路である。
ｂ）に示す１７２７分周クロックパルスに同期してカウ
ントを開始し、箪３図の（ｃ）に示すようにｒｌｌｌｏ
ｌｌｌＪからｒｌｌｌｌｌｌＯＪまでのデータを連続的
に出力する。カラ／り３ａ、３ｂがデータを出力する期
間、ＪＫフリップ７０ツブ２０のＱ端子の出力は第３図
の（ｄ）に示すように「ＩＪとなるので、ＮＯＲゲート
２１からは第３図の（ｅ）に示すように８個の分周クロ
ックパルス、すなわち、延伸されたエラーパルスＥＯが
順次出力される。なお、ＮＡＮＤゲート＋３及びＮＯＲ
ゲート１４はカウンタ３ａ、３ｂの出力するデータがｒ
ｌｌｌｌｌｌＯＪになった時、カウンタ３＆、３ｂのカ
ウント動作を停止させるための回路であり、ＮＡＮＤゲ
ート１１及び！２はエラーパルスＥＰが全く入力されな
い時にロードパルスＬＰをマスクするための回路であり
、更にＯＲゲート１５．１６はリセット解除後の誤動作
を防止するために設けられた回路である。
なお、上記実施例においては分周回路ｌの分周比を１７
２７としているが、次のフレームまでに延伸エラーパル
スＥＯのすべてが出力される上うに配慮して分周比を変
化させることにより、延伸されたエラーパルスのパルス
幅を任意に変化させることができる。
２７としているが、次のフレームまでに延伸エラーパル
スＥＯのすべてが出力される上うに配慮して分周比を変
化させることにより、延伸されたエラーパルスのパルス
幅を任意に変化させることができる。
［発明の効果］
この発明によれば、ｌフレームに検出される複数のエラ
ーパルスを時間的に延伸して、ンリアル出力することが
できると共に、エラーパルスのパルス幅を任意に設定す
ることができるので、エラーパルスのモニターが極めて
容易になる。
ーパルスを時間的に延伸して、ンリアル出力することが
できると共に、エラーパルスのパルス幅を任意に設定す
ることができるので、エラーパルスのモニターが極めて
容易になる。
第１図はこの発明の原理を示すブロック図、第２図はこ
の発明の一実施例を説明する回路図、第３図は第２図の
回路の動作を説明する波形説明図、第４図は第２図に示
す実施例に適用されるフレームフォーマットの説明図で
ある。 第１図及び第２図において、 １０１・・・・・・カウント手段、 １０２・・・・・・分周手段、 １０３・・・・・・出力手段である。
の発明の一実施例を説明する回路図、第３図は第２図の
回路の動作を説明する波形説明図、第４図は第２図に示
す実施例に適用されるフレームフォーマットの説明図で
ある。 第１図及び第２図において、 １０１・・・・・・カウント手段、 １０２・・・・・・分周手段、 １０３・・・・・・出力手段である。
Claims (1)
- 【特許請求の範囲】 〔１〕各フレームのデータにおいて検出された複数のエ
ラーパルスを時間的に延伸して出力するエラーパルス延
伸回路であって、エラーパルスをカウントするカウント
手段（１０１）と、データの基準クロックパルスを所定
の比率で分周する分周手段（１０２）と、カウント手段
のカウントした個数だけの分周クロックパルスを連続的
に出力するパルス発生手段（１０３）を備えたことを特
徴とするエラーパルス延伸回路。 〔２〕パルス発生手段（１０３）が、カウント手段（１
０１）によってカウントされた数だけ分周クロックパル
スをカウントするカウンタ回路（３ａ、３ｂ）と、前記
カウンタ回路（３ａ、３ｂ）のカウント期間だけ分周ク
ロックパルスを出力するフリップフロップ回路（２０）
を備えてなる請求項１記載のエラーパルス延伸回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2303254A JP2695037B2 (ja) | 1990-11-07 | 1990-11-07 | エラーパルス延伸回路 |
| US08/272,518 US5463631A (en) | 1990-11-07 | 1994-07-11 | Error pulse width expanding circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2303254A JP2695037B2 (ja) | 1990-11-07 | 1990-11-07 | エラーパルス延伸回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04172830A true JPH04172830A (ja) | 1992-06-19 |
| JP2695037B2 JP2695037B2 (ja) | 1997-12-24 |
Family
ID=17918739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2303254A Expired - Lifetime JP2695037B2 (ja) | 1990-11-07 | 1990-11-07 | エラーパルス延伸回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5463631A (ja) |
| JP (1) | JP2695037B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005081107A1 (de) * | 2004-02-20 | 2005-09-01 | Continental Teves Ag & Co. Ohg | Verfahren und integrierter schaltkreis zur erhöhung der störfestigkeit |
| JP5015166B2 (ja) * | 2005-11-08 | 2012-08-29 | エフ．ホフマン−ラ ロシュ アーゲー | ｍＧｌｕ５受容体アンタゴニストとしてのチアゾロ［４，５−ｃ］ピリジン誘導体 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60187150A (ja) * | 1984-03-07 | 1985-09-24 | Nec Corp | 伝送路における誤り計数装置 |
| JPS62214733A (ja) * | 1986-03-17 | 1987-09-21 | Fujitsu Ltd | 符号誤り検出装置 |
| JPS63292851A (ja) * | 1987-05-26 | 1988-11-30 | Nippon Telegr & Teleph Corp <Ntt> | 誤り率検出方式 |
Family Cites Families (14)
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