JPH04172893A - デジタル信号交換処理装置 - Google Patents
デジタル信号交換処理装置Info
- Publication number
- JPH04172893A JPH04172893A JP29997590A JP29997590A JPH04172893A JP H04172893 A JPH04172893 A JP H04172893A JP 29997590 A JP29997590 A JP 29997590A JP 29997590 A JP29997590 A JP 29997590A JP H04172893 A JPH04172893 A JP H04172893A
- Authority
- JP
- Japan
- Prior art keywords
- input
- output
- signal processing
- outputs
- processing device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、多数の信号処理デバイスをマトリクス状に
接続して多数のデジタル信号を処理する装置、特に信号
処理デバイスをスイッチとして用いたデジタル信号交換
処理装置に係り、各入出力信号間でビット同期やワード
同期を保証する透過性実現のための改良に関する。
接続して多数のデジタル信号を処理する装置、特に信号
処理デバイスをスイッチとして用いたデジタル信号交換
処理装置に係り、各入出力信号間でビット同期やワード
同期を保証する透過性実現のための改良に関する。
（従来の技術）
従来、例えば第４図に示すように、統一クロツクによっ
て同期確立したモードで３２人力信号と３２出力信号を
交換する３２Ｘ３２信号交換処理装置１１にあっては、
第５図に示すように、例えば８×８スイツチ（８個の拡
張入出力付）１２を基本とし、これを４行４列のマトリ
クス状に縦続接続して空間分割型完全マトリクス回路１
３を構成したものがある。しかし、この構成では入力■
〜■から出力（１）〜（４〉への通話路によっては、通
過するスイッチデバイスの数が異なるため、ビット遅延
量の総和か異なってしまう。したかって、第６図（ＷＢ
はワード同期ビットを示す）に示すように、信号交換の
通話路に応じて出力位相にビットすれが生し、例えば放
送局内でのデジタル映像信号交換装置等に要求されるワ
ード同期やビット同期か保証された透過性を実現できな
い。
て同期確立したモードで３２人力信号と３２出力信号を
交換する３２Ｘ３２信号交換処理装置１１にあっては、
第５図に示すように、例えば８×８スイツチ（８個の拡
張入出力付）１２を基本とし、これを４行４列のマトリ
クス状に縦続接続して空間分割型完全マトリクス回路１
３を構成したものがある。しかし、この構成では入力■
〜■から出力（１）〜（４〉への通話路によっては、通
過するスイッチデバイスの数が異なるため、ビット遅延
量の総和か異なってしまう。したかって、第６図（ＷＢ
はワード同期ビットを示す）に示すように、信号交換の
通話路に応じて出力位相にビットすれが生し、例えば放
送局内でのデジタル映像信号交換装置等に要求されるワ
ード同期やビット同期か保証された透過性を実現できな
い。
そこで従来では、第７図に示すように、信号入力部に入
力スイッチデバイスの列毎に１ビツトずつ入力信号■〜
■のシフト量を増やす４ビット長８人出力のシフトレジ
スタ１４を接続した入力位相調整部］５と、信号出力部
に出力スイッチデバイスの行毎に１ビツトずつ出力信号
（１）〜（４）のシフト量を減らす４ビット長８人出力
のシフトレジスタ１６を接続した出力位相調整部１７を
設け、マトリクススイッチ部１３の通話路によるビット
遅延量を補償して、ワード同期を確立する方法かある。
力スイッチデバイスの列毎に１ビツトずつ入力信号■〜
■のシフト量を増やす４ビット長８人出力のシフトレジ
スタ１４を接続した入力位相調整部］５と、信号出力部
に出力スイッチデバイスの行毎に１ビツトずつ出力信号
（１）〜（４）のシフト量を減らす４ビット長８人出力
のシフトレジスタ１６を接続した出力位相調整部１７を
設け、マトリクススイッチ部１３の通話路によるビット
遅延量を補償して、ワード同期を確立する方法かある。
しかし、この方法では新たにシフトレジスタ１４．１６
を用意する必要があり、コストか高くなるという問題が
生じる。また、スイッチデバイスとシフトレジスタとの
特性のばらつきのため、位相偏差等の調整をする必要も
生じる。
を用意する必要があり、コストか高くなるという問題が
生じる。また、スイッチデバイスとシフトレジスタとの
特性のばらつきのため、位相偏差等の調整をする必要も
生じる。
また、ワード同期やビット同期を保証できる他の従来例
として、第８図に示すようなりロスの三段スイッチ構成
かある。この構成では、初段２１に８個の４×７スイツ
チデバイス２２を、中段２３に７個の８×８スイツチデ
バイス２４を、出力段２５に８個の７×４スイツチデバ
イス２６を設けたものである。この構成の場合には、信
号の通話路によって通過するスイッチの数か変わること
はなく、ビット遅延量も変わらない。ところで、同図で
は上記８×８スイツチデバイスを流用できる構成を考え
たか、入出力信号数の規模によっては初段２１、中段２
３、出力段２５のスイッチサイズが異なり、３種類のス
イッチデバイスを用意する必要が生じる。また、同図か
られかるように、スイッチデバイス間の接続が輪軸して
おり、実際の実装が複雑な問題もある。
として、第８図に示すようなりロスの三段スイッチ構成
かある。この構成では、初段２１に８個の４×７スイツ
チデバイス２２を、中段２３に７個の８×８スイツチデ
バイス２４を、出力段２５に８個の７×４スイツチデバ
イス２６を設けたものである。この構成の場合には、信
号の通話路によって通過するスイッチの数か変わること
はなく、ビット遅延量も変わらない。ところで、同図で
は上記８×８スイツチデバイスを流用できる構成を考え
たか、入出力信号数の規模によっては初段２１、中段２
３、出力段２５のスイッチサイズが異なり、３種類のス
イッチデバイスを用意する必要が生じる。また、同図か
られかるように、スイッチデバイス間の接続が輪軸して
おり、実際の実装が複雑な問題もある。
（発明が解決しようとする課題）
以上述べたように従来のデジタル信号交換処理装置では
、装置の入出力でビット同期やワード同期を保証するの
に、入出力部に位相調整用のシフトレジスタ等、別のデ
バイスによる位相調整部を設ける構成、あるいはクロス
の三段スイッチ構成とするため、コストが高くなったり
、特性ばらつきが生じたり、また実装が複雑になったり
していた。
、装置の入出力でビット同期やワード同期を保証するの
に、入出力部に位相調整用のシフトレジスタ等、別のデ
バイスによる位相調整部を設ける構成、あるいはクロス
の三段スイッチ構成とするため、コストが高くなったり
、特性ばらつきが生じたり、また実装が複雑になったり
していた。
この発明は上記事情を考慮してなされたもので、簡単な
構成で特性ばらつきも少なく、低コストで入出力間のビ
ット同期やワード同期を保証できるデジタル信号交換処
理装置を提供することを目的とする。
構成で特性ばらつきも少なく、低コストで入出力間のビ
ット同期やワード同期を保証できるデジタル信号交換処
理装置を提供することを目的とする。
［発明の構成コ
（課題を解決するための手段）
上記目的を達成するためにこの発明に係るデジタル信号
交換処理装置は、 Ｘ＋Ｙを１以上の整数、Ｍ、Ｎを２以上の整数とすると
き、Ｘ個の入力とｙ個の出力及びｙ個の拡張入力とＸ個
の拡張出力を有する信号処理デバイスを、それぞれの拡
張出力と入力及び出力と拡張入力を接続してＭ行Ｎ列マ
トリクス構造をなし、ｘ×Ｍ個のデジタル入力信号をｙ
ｘＮ個の出力信号に振り分ける信号処理部と、 この信号処理部の第ｍ（１≦ｍ≦Ｍ）行入力部にそれぞ
れｍ−１個の前記信号処理デバイスを直列に配列し、そ
の拡張出力と入力を縦続接続して、底辺（Ｍ行）がＭ−
１列の下圧角形を形成するマトリクス構造の入力位相調
整部と、 前記信号処理部の第ｎ （１≦ｎ≦Ｎ）列出力部にＮ−
ｎ個の前記信号処理デバイスを直列接続し、その出力と
拡張入力を縦続接続して、上辺（Ｍ＋１行）がＮ−１列
の上圧角形を形成するマトリクス構造の圧力位相調整部
とを具備して構成される。
交換処理装置は、 Ｘ＋Ｙを１以上の整数、Ｍ、Ｎを２以上の整数とすると
き、Ｘ個の入力とｙ個の出力及びｙ個の拡張入力とＸ個
の拡張出力を有する信号処理デバイスを、それぞれの拡
張出力と入力及び出力と拡張入力を接続してＭ行Ｎ列マ
トリクス構造をなし、ｘ×Ｍ個のデジタル入力信号をｙ
ｘＮ個の出力信号に振り分ける信号処理部と、 この信号処理部の第ｍ（１≦ｍ≦Ｍ）行入力部にそれぞ
れｍ−１個の前記信号処理デバイスを直列に配列し、そ
の拡張出力と入力を縦続接続して、底辺（Ｍ行）がＭ−
１列の下圧角形を形成するマトリクス構造の入力位相調
整部と、 前記信号処理部の第ｎ （１≦ｎ≦Ｎ）列出力部にＮ−
ｎ個の前記信号処理デバイスを直列接続し、その出力と
拡張入力を縦続接続して、上辺（Ｍ＋１行）がＮ−１列
の上圧角形を形成するマトリクス構造の圧力位相調整部
とを具備して構成される。
（作用）
上記構成によるデジタル信号交換処理装置では、信号処
理部で入力から出力への通話路が違っても、入出力調整
部にそれぞれ設けられたデバイスによって信号の通過す
るデバイスの総和は全て等しくなる。入出力調整部は信
号処理部のデバイスと同一のデバイスを用いるので、特
性のばらつきは著しく低減される。
理部で入力から出力への通話路が違っても、入出力調整
部にそれぞれ設けられたデバイスによって信号の通過す
るデバイスの総和は全て等しくなる。入出力調整部は信
号処理部のデバイスと同一のデバイスを用いるので、特
性のばらつきは著しく低減される。
（実施例）
以下、第１図を参照してこの発明の一実施例を説明する
。
。
第１図はその構成を示すもので、このデジタル信号交換
処理装置は、デジタル信号の交換処理を行う信号処理部
３１と、この信号処理部３１のデジタル信号入力位相を
調整する入力位相調整部３２と、そのデジタル信号出力
位相を調整する出力位相調整部３３とで構成される。
処理装置は、デジタル信号の交換処理を行う信号処理部
３１と、この信号処理部３１のデジタル信号入力位相を
調整する入力位相調整部３２と、そのデジタル信号出力
位相を調整する出力位相調整部３３とで構成される。
”上記信号処理部３１はＭ×Ｎ （Ｍ、Ｎは２以上の整
数）個の信号処理デバイスＤをＭ行Ｎ列に配列したマト
リクス構造となっている。各信号処理デバイスＤはｙ個
の入力とｙ個の出力及びｙ個の拡張入力とｙ個の拡張出
力を有しており、それぞれ互いに拡張出力と入力、出力
と拡張入力が接続されている。尚、ｘ、ｙは１以上の整
数とする。
数）個の信号処理デバイスＤをＭ行Ｎ列に配列したマト
リクス構造となっている。各信号処理デバイスＤはｙ個
の入力とｙ個の出力及びｙ個の拡張入力とｙ個の拡張出
力を有しており、それぞれ互いに拡張出力と入力、出力
と拡張入力が接続されている。尚、ｘ、ｙは１以上の整
数とする。
すなわち、このデジタル信号交換処理装置は、ｘ×Ｍ個
のデジタル入力信号をｙ×Ｎ個の出力信号に振り分ける
ことができる。
のデジタル入力信号をｙ×Ｎ個の出力信号に振り分ける
ことができる。
上記入力位相調整部３２は、信号処理部３］の第ｍ （
ｍは１以上の整数で１≦ｍ≦Ｍ）行入力部にそれぞれｍ
−１個の信号処理デバイスＤを直列に配列し、その拡張
出力と入力を縦続接続して、底辺（Ｍ行）がＭ−１列の
下三角形を形成するマトリクス構造となっている。また
、上記出力位相調整部３３は、信号処理部３１の第ｎ（
ｎは１以上の整数で１≦ｎ≦Ｎ）列出力部にＮ−ｎ個の
信号処理デバイスＤをそれぞれ直列に配列し、その出力
と拡張入力を縦続接続して、上辺（Ｍ＋１行）がＮ−１
列の下三角形を形成するマトリクス構造となっている。
ｍは１以上の整数で１≦ｍ≦Ｍ）行入力部にそれぞれｍ
−１個の信号処理デバイスＤを直列に配列し、その拡張
出力と入力を縦続接続して、底辺（Ｍ行）がＭ−１列の
下三角形を形成するマトリクス構造となっている。また
、上記出力位相調整部３３は、信号処理部３１の第ｎ（
ｎは１以上の整数で１≦ｎ≦Ｎ）列出力部にＮ−ｎ個の
信号処理デバイスＤをそれぞれ直列に配列し、その出力
と拡張入力を縦続接続して、上辺（Ｍ＋１行）がＮ−１
列の下三角形を形成するマトリクス構造となっている。
上記構成によれば、信号処理部３１で入力から出力への
通話路が違っても、入出力調整部３２゜３３によって信
号の通過するデバイスＤの数を等しくすることができる
。このため、従来のように、入出力に位相調整用のシフ
トレジスタ等、別のデバイスによる位相調整部を設けた
り、クロスの三段スイッチのような複雑な構成にしなく
ても、入出力間のビット同期やワード同期を保証できる
。
通話路が違っても、入出力調整部３２゜３３によって信
号の通過するデバイスＤの数を等しくすることができる
。このため、従来のように、入出力に位相調整用のシフ
トレジスタ等、別のデバイスによる位相調整部を設けた
り、クロスの三段スイッチのような複雑な構成にしなく
ても、入出力間のビット同期やワード同期を保証できる
。
具体的な構成を第２図に示す。第２図は第４図に示した
３２人力３２出力を統一クロックにより同期確立したモ
ードで交換する装置にこの発明を適用した場合の構成を
示すものである。尚、第２図において、第１図に対応す
る部分には同一符号を付して示す。
３２人力３２出力を統一クロックにより同期確立したモ
ードで交換する装置にこの発明を適用した場合の構成を
示すものである。尚、第２図において、第１図に対応す
る部分には同一符号を付して示す。
この交換処理装置では、基本として８Ｘ８選択スイッチ
（８個の拡張入出力付）を信号処理デバイス（以下、こ
こではスイッチと称する）Ｄとして用い、これを４行４
列のマトリクス状に縦続接続し、信号処理部３１を構成
している。この信号処理部３１に対し、入力位相調整部
３２は第２行入力部■に１個、第３行入力部■に２個、
第４行入力部■に３個のスイッチＤを縦続接続して、底
辺が３列の下三角形のマトリクス構造に、出力位相調整
部３３は第１列出力部（１）に３個、第２列出力部（２
）に２個、第３列出力部（３）に１個のスイッチＤを縦
続接続して、底辺が３列の下三角形を形成するマトリク
ス構造になっている。
（８個の拡張入出力付）を信号処理デバイス（以下、こ
こではスイッチと称する）Ｄとして用い、これを４行４
列のマトリクス状に縦続接続し、信号処理部３１を構成
している。この信号処理部３１に対し、入力位相調整部
３２は第２行入力部■に１個、第３行入力部■に２個、
第４行入力部■に３個のスイッチＤを縦続接続して、底
辺が３列の下三角形のマトリクス構造に、出力位相調整
部３３は第１列出力部（１）に３個、第２列出力部（２
）に２個、第３列出力部（３）に１個のスイッチＤを縦
続接続して、底辺が３列の下三角形を形成するマトリク
ス構造になっている。
上記構成によれば、第３図に示すように■〜■入力から
（１）〜（４）出力への通話路が違っても、信号の通過
するデバイスの数が変わらないため、入出力間のワード
同期を保証できる。
（１）〜（４）出力への通話路が違っても、信号の通過
するデバイスの数が変わらないため、入出力間のワード
同期を保証できる。
したがって、上記構成によるデジタル信号交換処理装置
は、例えば放送局内でのデジタル映像信号交換装置等に
用いた場合であっても、要求される各入出力信号間でビ
ット同期やワード同期が保証された透過性を、従来より
も簡単な構成でかつ低コストで実現でき、しかも入出力
位相調整部と信号処理部との特性ばらつきが少なく、安
定な動作を得ることができる。
は、例えば放送局内でのデジタル映像信号交換装置等に
用いた場合であっても、要求される各入出力信号間でビ
ット同期やワード同期が保証された透過性を、従来より
も簡単な構成でかつ低コストで実現でき、しかも入出力
位相調整部と信号処理部との特性ばらつきが少なく、安
定な動作を得ることができる。
また、上記実施例は、各ブロックで同一のデバイスを用
いるため、モノリシック集積回路で実現すると簡単に構
成でき、より発明の効果が期待できる。
いるため、モノリシック集積回路で実現すると簡単に構
成でき、より発明の効果が期待できる。
［発明の効果］
以上のようにこの発明によれば、簡単な構成で特性ばら
つきも少なく、低コストで入出力間のビット同期やワー
ド同期を保証できるデジタル信号交換処理装置を提供す
ることかできる。
つきも少なく、低コストで入出力間のビット同期やワー
ド同期を保証できるデジタル信号交換処理装置を提供す
ることかできる。
第１図はこの発明に係るデジタル信号交換装置の一実施
例を示すブロック図、第２図は同実施例の具体的な構成
を示すブロック図、第３図は同実施例の入出力タイミン
グを示すタイミングチャート、第４図はこの発明が適用
されるデジタル信号交換装置の一例を示すブロック図、
第５図は第４図のデジタル信号交換装置を実現する従来
構成を示すブロック図、第６図は第４図の従来装置の入
出力タイミングを示すタイミングチャート、第７図、第
８図はそれぞれ第４図の装置の問題点を解決する従来の
構成を示すブロック図である。 ３１・・・信号処理部、３２・・・人力位相調整部、３
３・・・出力位相調整部、Ｄ・・・信号処理デノ・イス
。 出願人代理人 弁理士 鈴江武彦 ■−（リ ７ ５４３２ ■−（１） ７ ６ ５ ４ ３ ２第３凶 ｊ先−７０２り ￥ｈ４図 ＩＮ５図
例を示すブロック図、第２図は同実施例の具体的な構成
を示すブロック図、第３図は同実施例の入出力タイミン
グを示すタイミングチャート、第４図はこの発明が適用
されるデジタル信号交換装置の一例を示すブロック図、
第５図は第４図のデジタル信号交換装置を実現する従来
構成を示すブロック図、第６図は第４図の従来装置の入
出力タイミングを示すタイミングチャート、第７図、第
８図はそれぞれ第４図の装置の問題点を解決する従来の
構成を示すブロック図である。 ３１・・・信号処理部、３２・・・人力位相調整部、３
３・・・出力位相調整部、Ｄ・・・信号処理デノ・イス
。 出願人代理人 弁理士 鈴江武彦 ■−（リ ７ ５４３２ ■−（１） ７ ６ ５ ４ ３ ２第３凶 ｊ先−７０２り ￥ｈ４図 ＩＮ５図
Claims (3)
- （１）ｘ、ｙを１以上の整数、Ｍ、Ｎを２以上の整数と
するとき、ｘ個の入力とｙ個の出力及びｙ個の拡張入力
とｘ個の拡張出力を有する信号処理デバイスを、それぞ
れの拡張出力と入力及び出力と拡張入力を接続してＭ行
Ｎ列マトリクス構造をなし、ｘ×Ｍ個のデジタル入力信
号をｙ×Ｎ個の出力信号に振り分ける信号処理部と、 この信号処理部の第ｍ（１≦ｍ≦Ｍ）行入力部にそれぞ
れｍ−１個の前記信号処理デバイスを直列に配列し、そ
の拡張出力と入力を縦続接続して、底辺（Ｍ行）がＭ−
１列の下三角形を形成するマトリクス構造の入力位相調
整部と、 前記信号処理部の第ｎ（１≦ｎ≦Ｎ）列出力部にＮ−ｎ
個の前記信号処理デバイスを直列接続し、その出力と拡
張入力を縦続接続して、上辺（Ｍ＋１行）がＮ−１列の
上三角形を形成するマトリクス構造の出力位相調整部と
を具備したデジタル信号交換処理装置。 - （２）前記信号処理デバイスは、ｘ個の入力とｙ個の出
力及びｙ個の拡張入力とｘ個の拡張出力を有する（ｘ×
ｙ）スイッチであることを特徴とする請求項１記載のデ
ジタル信号交換処理装置。 - （３）前記デジタル信号交換処理装置は、モノリシック
集積回路で構成されることを特徴とする請求項１記載の
デジタル信号交換処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29997590A JPH04172893A (ja) | 1990-11-07 | 1990-11-07 | デジタル信号交換処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29997590A JPH04172893A (ja) | 1990-11-07 | 1990-11-07 | デジタル信号交換処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04172893A true JPH04172893A (ja) | 1992-06-19 |
Family
ID=17879237
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29997590A Pending JPH04172893A (ja) | 1990-11-07 | 1990-11-07 | デジタル信号交換処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04172893A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100904845B1 (ko) * | 2001-07-23 | 2009-06-25 | 엔엑스피 비 브이 | 전송 라인 장치 |
-
1990
- 1990-11-07 JP JP29997590A patent/JPH04172893A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100904845B1 (ko) * | 2001-07-23 | 2009-06-25 | 엔엑스피 비 브이 | 전송 라인 장치 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4677499A (en) | Digital time base corrector | |
| GB2138615A (en) | Matrix display systems | |
| TW200502914A (en) | Display control circuit and display driving circuit | |
| JPH0284689A (ja) | ビデオメモリ装置 | |
| US4903231A (en) | Transposition memory for a data processing circuit | |
| JPS6416045A (en) | Exchange network control method and circuit arrangement | |
| JPH04172893A (ja) | デジタル信号交換処理装置 | |
| JPH09284094A (ja) | デジタルフィルタバンク装置およびその作動方法 | |
| US5453743A (en) | Two-dimensional symmetric thermometer matrix decoder of digital/analog converter | |
| JPS6083415A (ja) | 可変遅延回路 | |
| US7139292B1 (en) | Configurable matrix architecture | |
| US4757516A (en) | Transversal equalizer | |
| US7190842B2 (en) | Elementary cell of a linear filter for image processing | |
| JP3543405B2 (ja) | 映像信号処理用キー信号処理装置 | |
| Kohavi et al. | Bounds on the length of synchronizing sequences and the order of information losslessness | |
| NL8203196A (nl) | Digitale frequentiezeefketen. | |
| JP3025516B2 (ja) | デマルチプレクサ回路 | |
| JPS63157599A (ja) | 時分割多重時間スイツチ回路 | |
| JPH04257024A (ja) | 開平器 | |
| CA2011828A1 (en) | Broadband switch matrix with non-linear cascading | |
| MX9605068A (es) | Aparato de resincronizacion de reloj con etapas de retraso en cascada. | |
| KR0137635Y1 (ko) | 롬을 이용한 감마보정회로 | |
| JP3005997B2 (ja) | 同期多重方式 | |
| JPH08212336A (ja) | 線形補間装置 | |
| JPS58218229A (ja) | 遅延時間選定回路 |