JPH0284689A - ビデオメモリ装置 - Google Patents
ビデオメモリ装置Info
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- JPH0284689A JPH0284689A JP63237396A JP23739688A JPH0284689A JP H0284689 A JPH0284689 A JP H0284689A JP 63237396 A JP63237396 A JP 63237396A JP 23739688 A JP23739688 A JP 23739688A JP H0284689 A JPH0284689 A JP H0284689A
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- G11C7/1075—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for multiport memories each having random access ports and serial ports, e.g. video RAM
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- G—PHYSICS
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- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E10/00—Energy generation through renewable energy sources
- Y02E10/50—Photovoltaic [PV] energy
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Multimedia (AREA)
- Dram (AREA)
- Controls And Circuits For Display Device (AREA)
- Image Input (AREA)
- Digital Computer Display Output (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、ビデオメモリ装置に係り、より詳しくは、Ｒ
ＡＭ （Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅａｖｏｒｙ
）とＳＡＭ（Ｓｅｒｉａｌ Ａｃｃｅｓｓ ＭｅＩｌｍ
ｏｒｙ ）を合わせ持ったビデオメモリ装置に関する。
ＡＭ （Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅａｖｏｒｙ
）とＳＡＭ（Ｓｅｒｉａｌ Ａｃｃｅｓｓ ＭｅＩｌｍ
ｏｒｙ ）を合わせ持ったビデオメモリ装置に関する。
（従来の技術）
従来、画像の表示処理に画像用メモリが用いられている
。この画像用メモリは一般にデュアルポートダイナミッ
ク（Ｄｕａｌ Ｐｏｒｔ Ｄｙｎａｍｉｃ ）メモリま
たはビデオＲＡＭと呼ばれている。以下の説明では、画
像用メモリをＶＲＡＭという。
。この画像用メモリは一般にデュアルポートダイナミッ
ク（Ｄｕａｌ Ｐｏｒｔ Ｄｙｎａｍｉｃ ）メモリま
たはビデオＲＡＭと呼ばれている。以下の説明では、画
像用メモリをＶＲＡＭという。
さて、ＶＲＡＭとしては、多ビット構成（複数語長）の
ＲＡＭに、その多ビット数と同じ数のＳＡＭを合わせた
構成のものが多く用いられている。例えば、１２８ｋＸ
８ビット構成（容量１２８に語長、８ビット）のＲＡＭ
を有するＶＲＡＭの構成は、第７図に示される。すなわ
ち、２５６カラム×５１２０−のＲＡＭ２が８面あり、
その各々とデータをやりとりするために２５６ワード×
１のＳＡＭ４が８つ設けられている。そして、ＲＡＭ２
およびＳＡＭ４にはそれぞれ８個ずつのインプット／ア
ウトプット部８が設けられている。
ＲＡＭに、その多ビット数と同じ数のＳＡＭを合わせた
構成のものが多く用いられている。例えば、１２８ｋＸ
８ビット構成（容量１２８に語長、８ビット）のＲＡＭ
を有するＶＲＡＭの構成は、第７図に示される。すなわ
ち、２５６カラム×５１２０−のＲＡＭ２が８面あり、
その各々とデータをやりとりするために２５６ワード×
１のＳＡＭ４が８つ設けられている。そして、ＲＡＭ２
およびＳＡＭ４にはそれぞれ８個ずつのインプット／ア
ウトプット部８が設けられている。
かかる構成のＶＲＡＭを用いたフレームバッファメモリ
の構成例を第８図に示す。同図では１ｋｘｌｋ−１Ｍビ
クセルの画面を想定したものである。画面データは色情
報等を持った何枚かのブレーンによって構成されており
、画像処理の高速化を図るために、４Ｘ４−１６ビクセ
ルを１度のＲＡＭサイクルで処理できるようになってい
る。
の構成例を第８図に示す。同図では１ｋｘｌｋ−１Ｍビ
クセルの画面を想定したものである。画面データは色情
報等を持った何枚かのブレーンによって構成されており
、画像処理の高速化を図るために、４Ｘ４−１６ビクセ
ルを１度のＲＡＭサイクルで処理できるようになってい
る。
すなわち、この１６ビクセルにおける１ピクセルは１つ
のＶＲＡＭに対応していて、ブレーンには多ビット構成
の各々のビットが対応している。従って、１６個のＶＲ
ＡＭでは、１６Ｘ１２８にピクセルで８ブレーンのフレ
ームバッファメモリが構成できる。実際には、８ブレ一
ン以上のブレーンが必要なこともあるので、１６ビクセ
ルにおける１ピクセルには数個のＶＲＡＭが対応してい
ることもある。さて、ここでは簡単のために１ブレーン
についてのみ考えれば、１６個のＶＲＡＭで画面ができ
ており、図では各々のピクセルに番号を付けて示しであ
る。ＣＲＴにピクセルづつのデータを送るときは、画面
の上から順に１走査線ずつピクセルデータを転送する。
のＶＲＡＭに対応していて、ブレーンには多ビット構成
の各々のビットが対応している。従って、１６個のＶＲ
ＡＭでは、１６Ｘ１２８にピクセルで８ブレーンのフレ
ームバッファメモリが構成できる。実際には、８ブレ一
ン以上のブレーンが必要なこともあるので、１６ビクセ
ルにおける１ピクセルには数個のＶＲＡＭが対応してい
ることもある。さて、ここでは簡単のために１ブレーン
についてのみ考えれば、１６個のＶＲＡＭで画面ができ
ており、図では各々のピクセルに番号を付けて示しであ
る。ＣＲＴにピクセルづつのデータを送るときは、画面
の上から順に１走査線ずつピクセルデータを転送する。
このとき、ＶＲＡＭのＳＡＭ部よりデータをシリアルに
出力することになる。今、一番最初のラインを考えると
、ＶＲＡＭで１番、２番、３番、４番のピクセルに対応
するものがこのラインのデータを持っていることになる
。以降、対応するＶＲＡＭも同じ番号で呼ぶものとする
。
出力することになる。今、一番最初のラインを考えると
、ＶＲＡＭで１番、２番、３番、４番のピクセルに対応
するものがこのラインのデータを持っていることになる
。以降、対応するＶＲＡＭも同じ番号で呼ぶものとする
。
ＶＲＡＭの持っているデータを如何にして画面上のライ
ンにデータとして転送するかを示したのが第９図である
。同図には、並列／直列変換部１２．１３とこれらを切
り換えるスイッチ１０が示されている。さて、並列／直
列変換部１２．１３はＣＲＴにデータ転送を行っている
ときは、ピクセルの表示速度でデータをＣＲＴにシフト
させている。ラインの最初の４ビクセルのデータが並列
／直列変換部１２から全てシフトされる前に、並列／直
列変換部１３に１番〜４番のＶＲＡＭのＳＡＭ４からデ
ータを転送しておき、並列／直列変換部１２のデータが
空になったらスイッチ１０を切り換えて今度は並列／直
列変換部１３からデータを転送する。以降、この動作を
並列／直列変換部１２．１３で交互に画面の１ラインの
データを転送するまで続ける。次のラインでは、図の１
番〜４番のＶＲＡＭからのデータが５番〜８番のＶＲＡ
Ｍからのデータに変わるだけである。このように、並列
／直列変換部１２．１３を交互に使い、間断なくデータ
をＣＲＴに転送することができる。
ンにデータとして転送するかを示したのが第９図である
。同図には、並列／直列変換部１２．１３とこれらを切
り換えるスイッチ１０が示されている。さて、並列／直
列変換部１２．１３はＣＲＴにデータ転送を行っている
ときは、ピクセルの表示速度でデータをＣＲＴにシフト
させている。ラインの最初の４ビクセルのデータが並列
／直列変換部１２から全てシフトされる前に、並列／直
列変換部１３に１番〜４番のＶＲＡＭのＳＡＭ４からデ
ータを転送しておき、並列／直列変換部１２のデータが
空になったらスイッチ１０を切り換えて今度は並列／直
列変換部１３からデータを転送する。以降、この動作を
並列／直列変換部１２．１３で交互に画面の１ラインの
データを転送するまで続ける。次のラインでは、図の１
番〜４番のＶＲＡＭからのデータが５番〜８番のＶＲＡ
Ｍからのデータに変わるだけである。このように、並列
／直列変換部１２．１３を交互に使い、間断なくデータ
をＣＲＴに転送することができる。
以上の転送の方式かられかるように、画面のピクセルの
表示速度から決まる転送サイクル時間をτとすれば、Ｖ
ＲＡＭのＳＡＭ部のシリアルサイクル時間は４τのサイ
クル時間で動かす必要がある。
表示速度から決まる転送サイクル時間をτとすれば、Ｖ
ＲＡＭのＳＡＭ部のシリアルサイクル時間は４τのサイ
クル時間で動かす必要がある。
（発明が解決しようとする課題）
さて、より高精細な画面を得るために画面のピクセルを
増やした場合を考える。画面サイズを２ｋＸ２に一４Ｍ
ビクセルとした場合を示すのが第１０図である。この場
合、画面データの変更等の画像処理速度を変えないため
には、ＲＡＭの１サイクルで処理するピクセル数を、全
画面のビクセル数の増加率だけ増す必要がある。したが
って、１度に処理するビクセル数は８Ｘ８−６４ビクセ
ルとなる。さて、画面を表示する速度を画面のビクセル
数が増加しても変化しないようにするには、ピクセル転
送サイクル時間をビクセル数の増加分の１、すなわちτ
／４にする必要がある。そこで、第９図の並列／直列変
換を８ビクセルで考えて、第１０図の１番〜８番のＶＲ
ＡＭで想定すると、ＶＲＡＭのシリアルサイクル時間は
８×τ／４−２τとなる。これはＶＲＡＭに要求される
ＳＡＭ部のシリアルサイクル時間がＩＭの画面サイズの
時の４τから半分になってしまうことを意味している。
増やした場合を考える。画面サイズを２ｋＸ２に一４Ｍ
ビクセルとした場合を示すのが第１０図である。この場
合、画面データの変更等の画像処理速度を変えないため
には、ＲＡＭの１サイクルで処理するピクセル数を、全
画面のビクセル数の増加率だけ増す必要がある。したが
って、１度に処理するビクセル数は８Ｘ８−６４ビクセ
ルとなる。さて、画面を表示する速度を画面のビクセル
数が増加しても変化しないようにするには、ピクセル転
送サイクル時間をビクセル数の増加分の１、すなわちτ
／４にする必要がある。そこで、第９図の並列／直列変
換を８ビクセルで考えて、第１０図の１番〜８番のＶＲ
ＡＭで想定すると、ＶＲＡＭのシリアルサイクル時間は
８×τ／４−２τとなる。これはＶＲＡＭに要求される
ＳＡＭ部のシリアルサイクル時間がＩＭの画面サイズの
時の４τから半分になってしまうことを意味している。
シリアルサイクル時間の最小値は現在のＶＲＡＭで３３
ｎｓが必要であることから、画面の質を上げようとすれ
ば１５ｎｓのシリアルサイクル時間が必要ということで
あり、回路技術的に３０ｎｓのＶＲＡＭの延長として実
現することは困難である。つまり、従来の構成のＶＲＡ
Ｍを用いてより高精細な画面表示に対応させようとする
とＶＲＡＭのＳＡＭ部の速度に対する要求は回路技術的
に困難になってくるため、何らかの解決策が必要とされ
る。
ｎｓが必要であることから、画面の質を上げようとすれ
ば１５ｎｓのシリアルサイクル時間が必要ということで
あり、回路技術的に３０ｎｓのＶＲＡＭの延長として実
現することは困難である。つまり、従来の構成のＶＲＡ
Ｍを用いてより高精細な画面表示に対応させようとする
とＶＲＡＭのＳＡＭ部の速度に対する要求は回路技術的
に困難になってくるため、何らかの解決策が必要とされ
る。
本発明は、上記に鑑みてなされたもので、その目的は、
ＶＲＡＭのＳＡＭ部のシリアルサイクル時間を高速にす
る必要がなく、しかも画面表示に係る時間の増加もなく
、高速で画像データを処理可能なビデオメモリ装置を得
ることにある。
ＶＲＡＭのＳＡＭ部のシリアルサイクル時間を高速にす
る必要がなく、しかも画面表示に係る時間の増加もなく
、高速で画像データを処理可能なビデオメモリ装置を得
ることにある。
（課題を解決するための手段）
本発明の第１のビデオメモリ装置は、ＲＡＭとＳＡＭと
を併わせ有し、前記ＲＡＭはローアドレス及びカラムア
ドレスを指定することによって１ビットデータの入出力
を行う１語長の部分ＲＡＭの複数によって複数語長のも
のとして構成され、前記ＳＡＭは前記各部分ＲＡＭとデ
ータ転送を行ってデータをシリアルに入出力する単位Ｓ
ＡＭの複数によって構成され、前記各部分ＲＡＭにはそ
れぞれ前記単位ＳＡＭの複数ずつが接続されて前記部分
ＲＡＭの１ビット入出力に対して前記各部分ＲＡＭが複
数ビットの入出力を行うものとして構成される。
を併わせ有し、前記ＲＡＭはローアドレス及びカラムア
ドレスを指定することによって１ビットデータの入出力
を行う１語長の部分ＲＡＭの複数によって複数語長のも
のとして構成され、前記ＳＡＭは前記各部分ＲＡＭとデ
ータ転送を行ってデータをシリアルに入出力する単位Ｓ
ＡＭの複数によって構成され、前記各部分ＲＡＭにはそ
れぞれ前記単位ＳＡＭの複数ずつが接続されて前記部分
ＲＡＭの１ビット入出力に対して前記各部分ＲＡＭが複
数ビットの入出力を行うものとして構成される。
本発明の第２のビデオメモリ装置は、上記第１のビデオ
メモリ装置において、前記ある部分ＲＡＭに対して前記
ある単位ＳＡＭの複数を接続するに際し、前記ある部分
ＲＡＭのカラムを前記単位ＳＡＭと同数の複数のカラム
群に分け、それらのカラム群と前記単位ＳＡＭの複数と
を１＝１に接続したものとして構成される。
メモリ装置において、前記ある部分ＲＡＭに対して前記
ある単位ＳＡＭの複数を接続するに際し、前記ある部分
ＲＡＭのカラムを前記単位ＳＡＭと同数の複数のカラム
群に分け、それらのカラム群と前記単位ＳＡＭの複数と
を１＝１に接続したものとして構成される。
本発明の第３のビデオメモリ装置は、上記第１のビデオ
メモリ装置において、前記ある部分ＲＡＭに対して前記
ある単位ＳＡＭの複数を接続するのに際し、前記ある部
分ＲＡＭの各カラムを前記単位ＳＡＭの複数のそれぞれ
に対して多重に接続したものとして構成される。
メモリ装置において、前記ある部分ＲＡＭに対して前記
ある単位ＳＡＭの複数を接続するのに際し、前記ある部
分ＲＡＭの各カラムを前記単位ＳＡＭの複数のそれぞれ
に対して多重に接続したものとして構成される。
（作 用）
本発明の第１〜第３のビデオメモリ装置においては、あ
る部分ＲＡＭからの入出力データの１ビットに対し、そ
の部分ＲＡＭに接続される複数の単位ＳＡＭによって都
合複数ビットのデータが入出力され、よって画面表示の
ビクセルのデータを１回のシリアルサイクルで複数ビク
セル分転送される。
る部分ＲＡＭからの入出力データの１ビットに対し、そ
の部分ＲＡＭに接続される複数の単位ＳＡＭによって都
合複数ビットのデータが入出力され、よって画面表示の
ビクセルのデータを１回のシリアルサイクルで複数ビク
セル分転送される。
本発明の第２のビデオメモリ装置においては、ある部分
ＲＡＭのあるカラムについてみれば、そのカラムには１
つの単位ＳＡＭのみが接続されており、よってそのカラ
ムに接続された特定の単位ＳＡＭを介してのみデータの
入出力が行われる。
ＲＡＭのあるカラムについてみれば、そのカラムには１
つの単位ＳＡＭのみが接続されており、よってそのカラ
ムに接続された特定の単位ＳＡＭを介してのみデータの
入出力が行われる。
本発明の第３のビデオメモリ装置においては、ある部分
カラムについてみれば、そのカラムには複数の単位ＳＡ
Ｍが多重に接続されており、よってそれらの複数の単位
ＳＡＭのいずれを介してもデータの入出力が行われる。
カラムについてみれば、そのカラムには複数の単位ＳＡ
Ｍが多重に接続されており、よってそれらの複数の単位
ＳＡＭのいずれを介してもデータの入出力が行われる。
（実施例）
以下、図面を参照しながら本発明の詳細な説明する。
第１図は、本発明の一実施例に係るビデオメモリ装置を
示し、特に１２８ｋＸ８ビット構成のＲＡＭ部を持った
構成を例示するものである。同図に示すように、本実施
例のビデオメモリ装置は、２５６カラム×５１２０−の
８つのＲＡＭの各々に、２つのＳＡＭ４Ａ、４Ｂを設け
て構成される。
示し、特に１２８ｋＸ８ビット構成のＲＡＭ部を持った
構成を例示するものである。同図に示すように、本実施
例のビデオメモリ装置は、２５６カラム×５１２０−の
８つのＲＡＭの各々に、２つのＳＡＭ４Ａ、４Ｂを設け
て構成される。
そして、ＲＡＭ２にはインプット／アウトプット部８が
設けられ、ＳＡＭ４Ａ、４Ｂにはそれぞれインプット／
アウトプット部８Ａ、８Ｂが設けられている。
設けられ、ＳＡＭ４Ａ、４Ｂにはそれぞれインプット／
アウトプット部８Ａ、８Ｂが設けられている。
これらのＳＡＭ４Ａ、４Ｂは、ＲＡＭ２とのデ−夕転送
経路の結合の仕方によって、２５６ワード×２のことも
、１２８ワード×２のこともある。
経路の結合の仕方によって、２５６ワード×２のことも
、１２８ワード×２のこともある。
つまり、従来の構成においては、ＲＡＭ２が１２８ｋＸ
８ビットでＳＡＭ４が２５６Ｘ８ビットであるのに対し
て、ＲＡＭ２が１２８ｋＸ８ビット、ＳＡＭ４Ａ、４Ｂ
が２５６ｘ１６ビットまたは１２８Ｘ １６ビットであ
ることが本実施例の特徴となっている。
８ビットでＳＡＭ４が２５６Ｘ８ビットであるのに対し
て、ＲＡＭ２が１２８ｋＸ８ビット、ＳＡＭ４Ａ、４Ｂ
が２５６ｘ１６ビットまたは１２８Ｘ １６ビットであ
ることが本実施例の特徴となっている。
ここで、ＳＡＭ４Ａ、４ＢのＲＡＭ２の１つのインプッ
ト／アウトプット部当りの２５６Ｘ２と１２８Ｘ２のデ
ータ転送の経路の違いについて説明する。
ト／アウトプット部当りの２５６Ｘ２と１２８Ｘ２のデ
ータ転送の経路の違いについて説明する。
まず、１２８Ｘ２の場合を第２図のブロック図に示す。
ＲＡＭ２の２５６カラムは１つおきの１２８カラムづつ
の２組に分けられ各々がＳＡＭ４ＡとＳＡＭ４Ｂに結合
されている。つまり、同第２図では、カラムが交互にＳ
ＡＭ４ＡとＳＡＭ４Ｂに結合されている場合を示してい
る。
の２組に分けられ各々がＳＡＭ４ＡとＳＡＭ４Ｂに結合
されている。つまり、同第２図では、カラムが交互にＳ
ＡＭ４ＡとＳＡＭ４Ｂに結合されている場合を示してい
る。
この１２８Ｘ２の場合には、ＲＡＭ２のデータをＳＡＭ
４Ａ、４Ｂに転送する転送サイクルの１回で両ＳＡＭ４
Ａ、４Ｂにデータ転送できる。すなわち、ＲＡＭ２から
ＳＡＭ４Ａ、４Ｂへの、またはＳＡＭ４Ａ、４ＢからＲ
ＡＭ２へのデータ転送で、例えば同図でＡ＋Ｂと示した
ローのデータはＳＡＭ４Ａ、４Ｂへ振り分けられて転送
されるか、ＳＡＭ４Ａ、４Ｂから各々のカラムに転送さ
れてくる。
４Ａ、４Ｂに転送する転送サイクルの１回で両ＳＡＭ４
Ａ、４Ｂにデータ転送できる。すなわち、ＲＡＭ２から
ＳＡＭ４Ａ、４Ｂへの、またはＳＡＭ４Ａ、４ＢからＲ
ＡＭ２へのデータ転送で、例えば同図でＡ＋Ｂと示した
ローのデータはＳＡＭ４Ａ、４Ｂへ振り分けられて転送
されるか、ＳＡＭ４Ａ、４Ｂから各々のカラムに転送さ
れてくる。
次に、２５６Ｘ２の場合を第３図のブロック図に示す。
ＲＡＭ２の２５６カラムの各々が夫々ＡとＢに結合され
ている。したがって、転送サイクル１回でＳＡＭ４Ａ、
４Ｂにデータ転送を行うと、ＳＡＭ４Ａ、４Ｂには全く
同じデータが転送されることになる。ＳＡＭ４Ａ、４Ｂ
に別々のデータを転送するには、ＲＡＭ２とＳＡＭ４Ａ
、４Ｂに別々の転送ゲートを設けて、転送サイクルを２
サイクル必要とする。したがって、第３図でＡと示した
ローの転送サイクルでＳＡＭ４Ａへ転送し、例えば次の
Ｂと示したローの転送サイクルでＳＡＭ４Ｂへ転送する
ことによって、Ｓ ＡＭ４ ＡのデータとＲＡＭ２のロ
ーＡのデータが同じになり、ＳＡＭ４ＢのデータとＲＡ
Ｍ２のローＢのデータが同じになることになる。
ている。したがって、転送サイクル１回でＳＡＭ４Ａ、
４Ｂにデータ転送を行うと、ＳＡＭ４Ａ、４Ｂには全く
同じデータが転送されることになる。ＳＡＭ４Ａ、４Ｂ
に別々のデータを転送するには、ＲＡＭ２とＳＡＭ４Ａ
、４Ｂに別々の転送ゲートを設けて、転送サイクルを２
サイクル必要とする。したがって、第３図でＡと示した
ローの転送サイクルでＳＡＭ４Ａへ転送し、例えば次の
Ｂと示したローの転送サイクルでＳＡＭ４Ｂへ転送する
ことによって、Ｓ ＡＭ４ ＡのデータとＲＡＭ２のロ
ーＡのデータが同じになり、ＳＡＭ４ＢのデータとＲＡ
Ｍ２のローＢのデータが同じになることになる。
以上の２つの、ＲＡＭ２とＳＡＭ４Ａ、４Ｂの結合のさ
せかたによって応用上で違いが出てくるが、いずれにし
ても画面の高速描写がＳＡＭ４ＡやＳＡＭ４Ｂのシリア
ルサイクルの高速化を必要とせずに達成できることには
変りはない。
せかたによって応用上で違いが出てくるが、いずれにし
ても画面の高速描写がＳＡＭ４ＡやＳＡＭ４Ｂのシリア
ルサイクルの高速化を必要とせずに達成できることには
変りはない。
今、第１０図の場合と全く同じく、画面のサイズを４Ｍ
ビクセルとして、８Ｘ８−６４個のＶＲＡＭで１ブレー
ンが構成されているものとする。前と同様に、表示画面
の第１番目のラインを考えると、１番〜８番のＶＲＡＭ
でこのラインを作ることになるが、本実施例の場合、Ｓ
ＡＭの出力は１ブレーンの１つのＶＲＡＭに２つあるこ
とになるので、１回のＳＡＭシリアルサイクルでは各Ｖ
ＲＡＭは２ピクセルのデータを出力する。そこで、第９
図での並列／直列変換は８Ｘ２−１６ビクセルについて
行うことになるので、ＳＡＭのシリアルサイクルは１６
×τ／４となって１Ｍピクセルの画面サイズの場合と変
らない時間とすることができる。
ビクセルとして、８Ｘ８−６４個のＶＲＡＭで１ブレー
ンが構成されているものとする。前と同様に、表示画面
の第１番目のラインを考えると、１番〜８番のＶＲＡＭ
でこのラインを作ることになるが、本実施例の場合、Ｓ
ＡＭの出力は１ブレーンの１つのＶＲＡＭに２つあるこ
とになるので、１回のＳＡＭシリアルサイクルでは各Ｖ
ＲＡＭは２ピクセルのデータを出力する。そこで、第９
図での並列／直列変換は８Ｘ２−１６ビクセルについて
行うことになるので、ＳＡＭのシリアルサイクルは１６
×τ／４となって１Ｍピクセルの画面サイズの場合と変
らない時間とすることができる。
次に、もう少し具体的に１２８Ｘ２．２５６×２の場合
の違いも含めて説明する。１ブレーンの画面データ上で
８Ｘ８−６４個のＶ ＲＡ Ｍが受は持つビクセルは、
１塊の領域を作っていることが、画面処理の高速化を行
うには必要である。これはＲＡＭの１サイクルで、１度
に、６４ビクセルの領域を処理できるので、部分的な画
面処理が効率良く行えるからである。さらに、ＳＡＭ４
Ａ。
の違いも含めて説明する。１ブレーンの画面データ上で
８Ｘ８−６４個のＶ ＲＡ Ｍが受は持つビクセルは、
１塊の領域を作っていることが、画面処理の高速化を行
うには必要である。これはＲＡＭの１サイクルで、１度
に、６４ビクセルの領域を処理できるので、部分的な画
面処理が効率良く行えるからである。さらに、ＳＡＭ４
Ａ。
ＳＡＭ４Ｂと２つのＳＡＭ出力を持つ場合には、６４個
のＶＲＡＭはは６４Ｘ２−１２８ビクセルの領域をカバ
ーするので、ＳＡＭ４ＡＳＳＡＭ４Ｂの２つのＳＡＭ出
力が対応するビクセル領域は混在してはならない。これ
等のピクセル領域が混在していると、６４ピクセル領域
内に同一のＶＲＡＭに属するピクセルが２つあることに
なり、ＲＡＭの１サイクルではＶＲＡＭの１つのデータ
しか処理できないので、６４ビクセル領域の処理にはＲ
ＡＭの２サイクルが必要となってくるため、処理速度を
落してしまう。したがって、ブレーン上での６４個のＶ
ＲＡＭとＳＡＭ４Ａ、４Ｂの割り付けは第４図の説明図
に示すようになる。この時の画面の最初のラインでの並
列／直列変換は第５図の説明図に示すように、ＳＡＭ４
ＡＳＳＡＭ４Ｂに対して１つの並列／直列変換部１４を
配して行うことになる。
のＶＲＡＭはは６４Ｘ２−１２８ビクセルの領域をカバ
ーするので、ＳＡＭ４ＡＳＳＡＭ４Ｂの２つのＳＡＭ出
力が対応するビクセル領域は混在してはならない。これ
等のピクセル領域が混在していると、６４ピクセル領域
内に同一のＶＲＡＭに属するピクセルが２つあることに
なり、ＲＡＭの１サイクルではＶＲＡＭの１つのデータ
しか処理できないので、６４ビクセル領域の処理にはＲ
ＡＭの２サイクルが必要となってくるため、処理速度を
落してしまう。したがって、ブレーン上での６４個のＶ
ＲＡＭとＳＡＭ４Ａ、４Ｂの割り付けは第４図の説明図
に示すようになる。この時の画面の最初のラインでの並
列／直列変換は第５図の説明図に示すように、ＳＡＭ４
ＡＳＳＡＭ４Ｂに対して１つの並列／直列変換部１４を
配して行うことになる。
さて、ＳＡＭ４Ａ、４Ｂの構成を１２８Ｘ２とするか２
５６Ｘ２とするかの違いは、先ず画面処理手順の違いと
なってでてくる。第４図のＡ領域、Ｂ領域と続けて画面
処理をする場合、第３図の２５６Ｘ２の構成の場合はＡ
とＢが異るローに属することから、ＲＡＭ２のローアド
レスを切り換える２サイクルが必要になってくる。一方
、第２図の１２８Ｘ２の構成の場合は、ＡとＢは同一の
ローアドレスに属しているので、カラムのみを切り換え
ればよ＜ＲＡＭのベージモードで対応でき、高速処理が
実現できる。周知のように、ベージモードでは、同一の
ロー内のカラムを、ローを切り換えてアクセスする場合
のサイクル時間に比べて、はぼ半分のサイクル時間でア
クセスできる。したかって、画面データの処理速度の面
からは１２８Ｘ２の構成のＳＡＭの方が有利となる。
５６Ｘ２とするかの違いは、先ず画面処理手順の違いと
なってでてくる。第４図のＡ領域、Ｂ領域と続けて画面
処理をする場合、第３図の２５６Ｘ２の構成の場合はＡ
とＢが異るローに属することから、ＲＡＭ２のローアド
レスを切り換える２サイクルが必要になってくる。一方
、第２図の１２８Ｘ２の構成の場合は、ＡとＢは同一の
ローアドレスに属しているので、カラムのみを切り換え
ればよ＜ＲＡＭのベージモードで対応でき、高速処理が
実現できる。周知のように、ベージモードでは、同一の
ロー内のカラムを、ローを切り換えてアクセスする場合
のサイクル時間に比べて、はぼ半分のサイクル時間でア
クセスできる。したかって、画面データの処理速度の面
からは１２８Ｘ２の構成のＳＡＭの方が有利となる。
しかしながら、２５６Ｘ２の構成は同一カラムにＳＡＭ
４Ａ、４Ｂの２つのＳＡＭの結合していることから別の
面で応用上有利な点がある。１つの方式として、ＲＡＭ
とＳＡＭのデータ転送の方法は、シリアル出力または入
力に対して、このシリアルサイクルと全く非同期に転送
が行えるようにスプリットバッファ方式が使用されてい
る。すなわち、ＳＡＭをシリアルアクセスの前半にアク
セスされる部分と後半にアクセスされる２つの部分に分
けて、一方がシリアル入出力中に他方がＲＡＭとデータ
を転送する方式である。このように２つに分けられたＳ
ＡＭを有するスプリットバッファ方式が適用される構成
としては、第６図のブロック図に例示されるような構成
が考えられる。
４Ａ、４Ｂの２つのＳＡＭの結合していることから別の
面で応用上有利な点がある。１つの方式として、ＲＡＭ
とＳＡＭのデータ転送の方法は、シリアル出力または入
力に対して、このシリアルサイクルと全く非同期に転送
が行えるようにスプリットバッファ方式が使用されてい
る。すなわち、ＳＡＭをシリアルアクセスの前半にアク
セスされる部分と後半にアクセスされる２つの部分に分
けて、一方がシリアル入出力中に他方がＲＡＭとデータ
を転送する方式である。このように２つに分けられたＳ
ＡＭを有するスプリットバッファ方式が適用される構成
としては、第６図のブロック図に例示されるような構成
が考えられる。
同図において示すように、ＳＡＭはＳＡＭ４ＡＵ。
４ＡＬ、４ＢＵ、４ＢＬの４つの部分から構成され、
ＳＡＭ４ＡＵ、４ＡＬとＳＡＭ４ＢＵ、４ＢＬとはそれ
ぞれ独立にコントロールできるようにしである。すなわ
ち、ＳＡＭ４ＡＵ、ＪＡＬの入力モード／出力モードの
切り換えと、ＳＡＭ４ＢＵ。
ぞれ独立にコントロールできるようにしである。すなわ
ち、ＳＡＭ４ＡＵ、ＪＡＬの入力モード／出力モードの
切り換えと、ＳＡＭ４ＢＵ。
４ＢＬの入力モード／出力モードの切り換えは独立に行
うことができるものとする。そして、ＳＡＭ４ＡＵ、４
ＡＬにはスプリットセレクタ６Ａが接続され、いずれか
を選択的にインプット／アウトプット部８Ａに接続する
。一方、ＳＡＭ４ＢＵ、４ＢＬにはスプリットセレクタ
６Ｂが接続され、いずれかを選択的にインプット／アウ
トプット部８Ｂに接続する。かかる構成に、第３図に示
すような２５６Ｘ２の構成のＳＡＭを用いれば、例えば
ＳＡＭ４Ａを入力モード、ＳＡＭ４Ｂを出力モードとす
ることによって、ＳＡＭ４Ａから間断なくデータをシリ
アルに入力し、ＳＡＭ４Ｂから間断なくデータをシリア
ル出力するＦ Ｉ Ｆ Ｏ（Ｆｉｒｓｔ−１ｎ Ｆｉｒ
ｓｔ−ｏｕｔ）メモリとしてＶＲＡＭを使用できる。さ
らに、ＳＡＭ４ＡとＳＡＭ４Ｂのシリアルサイクルをコ
ントロールする信号をピンから全く別にしておけば、Ｓ
ＡＭ４ＡとＳＡＭ４Ｂは全く非同期な動作が可能になり
、データ転送速度の異るシステム間のデータ転送のバッ
ファとしても利用できる。このように、２４６Ｘ２のＳ
ＡＭ構成を用いれば、ＶＲＡＭに他の機能を併せ持たせ
ることができる。
うことができるものとする。そして、ＳＡＭ４ＡＵ、４
ＡＬにはスプリットセレクタ６Ａが接続され、いずれか
を選択的にインプット／アウトプット部８Ａに接続する
。一方、ＳＡＭ４ＢＵ、４ＢＬにはスプリットセレクタ
６Ｂが接続され、いずれかを選択的にインプット／アウ
トプット部８Ｂに接続する。かかる構成に、第３図に示
すような２５６Ｘ２の構成のＳＡＭを用いれば、例えば
ＳＡＭ４Ａを入力モード、ＳＡＭ４Ｂを出力モードとす
ることによって、ＳＡＭ４Ａから間断なくデータをシリ
アルに入力し、ＳＡＭ４Ｂから間断なくデータをシリア
ル出力するＦ Ｉ Ｆ Ｏ（Ｆｉｒｓｔ−１ｎ Ｆｉｒ
ｓｔ−ｏｕｔ）メモリとしてＶＲＡＭを使用できる。さ
らに、ＳＡＭ４ＡとＳＡＭ４Ｂのシリアルサイクルをコ
ントロールする信号をピンから全く別にしておけば、Ｓ
ＡＭ４ＡとＳＡＭ４Ｂは全く非同期な動作が可能になり
、データ転送速度の異るシステム間のデータ転送のバッ
ファとしても利用できる。このように、２４６Ｘ２のＳ
ＡＭ構成を用いれば、ＶＲＡＭに他の機能を併せ持たせ
ることができる。
なお、２５６Ｘ２．１２８Ｘ２の画構成で、ＶＲＡＭと
して画面表示に必要なＲＡＭからＳＡＭへのデータ転送
サイクルの数は、いずれの構成でも１回の転送サイクル
で転送できるデータ数は同じであるので、変りはないが
、転送サイクルを行うタイミングは両者で異る。２５６
Ｘ２の構成ではＳＡＭ４Ａ、４Ｂに転送を行う必要があ
るので、２サイクルをベアとしてＳＡＭ４Ａ、４Ｂの各
々にデータを転送しておく必要がある。
して画面表示に必要なＲＡＭからＳＡＭへのデータ転送
サイクルの数は、いずれの構成でも１回の転送サイクル
で転送できるデータ数は同じであるので、変りはないが
、転送サイクルを行うタイミングは両者で異る。２５６
Ｘ２の構成ではＳＡＭ４Ａ、４Ｂに転送を行う必要があ
るので、２サイクルをベアとしてＳＡＭ４Ａ、４Ｂの各
々にデータを転送しておく必要がある。
方、１２８Ｘ２の構成では１回の転送サイクルでＳＡＭ
４Ａ、４Ｂに転送されるので、分散して転送を行えばよ
いが、２５６Ｘ２のペアの転送周期の半分の周期で転送
を行う必要がある。
４Ａ、４Ｂに転送されるので、分散して転送を行えばよ
いが、２５６Ｘ２のペアの転送周期の半分の周期で転送
を行う必要がある。
本発明の第１〜第３のビデオメモリ装置によれば、ある
部分ＲＡＭからの入出力データの１ビットに対してその
部分ＲＡＭに接続した複数の単位ＳＡＭから複数ビット
のデータが入出力されるようにしたので、画面表示のビ
クセルのデータを１回のシリアルサイクルで複数ピクセ
ル分転送でき、これにより画面表示のサイクル時間の短
縮化、つまり高速化と高精細化を実現することができる
。
部分ＲＡＭからの入出力データの１ビットに対してその
部分ＲＡＭに接続した複数の単位ＳＡＭから複数ビット
のデータが入出力されるようにしたので、画面表示のビ
クセルのデータを１回のシリアルサイクルで複数ピクセ
ル分転送でき、これにより画面表示のサイクル時間の短
縮化、つまり高速化と高精細化を実現することができる
。
本発明の第２のビデオメモリ装置によれば、カラムのみ
を切り換えるだけでＲＡＭのベージモードに対応でき、
高速処理が実現できる。
を切り換えるだけでＲＡＭのベージモードに対応でき、
高速処理が実現できる。
本発明の第３のビデオメモリ装置によれば、各部分ＲＡ
Ｍの各カラムにそれぞれ複数の部分ＳＡＭを接続したこ
とから、ＦＩＦＯメモリや、データ転送速度の異なるシ
ステム間のデータ転送用バッファなどの他の機能をも併
せもたせることができる。
Ｍの各カラムにそれぞれ複数の部分ＳＡＭを接続したこ
とから、ＦＩＦＯメモリや、データ転送速度の異なるシ
ステム間のデータ転送用バッファなどの他の機能をも併
せもたせることができる。
第１図は本発明の一実施例に係るビデオメモリ装置の説
明図、第２図及び第３図は第１図の構成におけるＲＡＭ
とＳＡＭの間のデータ転送の一例および他の例を示すブ
ロック図、第４図は４Ｍビクセルの画面に対応する画面
データのプレーン内でＶＲＡＭを用いた構成方法を示す
説明図、第５図は第４図の画面データの構成方法に対応
する並列／直列変換の方式を示す説明図、第６図は本発
明の他の実施例に係るビデオメモリ装置のブロック図、
第７図は従来のビデオメモリ装置の説明図、第８図は１
Ｍビクセルの画面に対応する画面データのプレーン内で
ＶＲＡＭを用いた構成方法を示す説明図、第９図はＶＲ
ＡＭのデータの並列／＠列変換方法の説明図、第１０図
は４Ｍビクセルの画面に対応する画面データの従来の構
成方法の説明図である。 ２・・・ＲＡＭ、４，４Ａ、４Ｂ、４ＡＵ、４ＡＬ。 ４ＢＵ、４ＢＬ・・・ＳＡＭ、６Ａ、６Ｂ・・・スプリ
ットセレクタ、８．８Ａ、８Ｂ・・・インプット／アウ
トプット部、１２．１３．１４・・・並列／直列変換部
。 出願人代理人 佐 藤 −雄 第２図 第６図 第８図
明図、第２図及び第３図は第１図の構成におけるＲＡＭ
とＳＡＭの間のデータ転送の一例および他の例を示すブ
ロック図、第４図は４Ｍビクセルの画面に対応する画面
データのプレーン内でＶＲＡＭを用いた構成方法を示す
説明図、第５図は第４図の画面データの構成方法に対応
する並列／直列変換の方式を示す説明図、第６図は本発
明の他の実施例に係るビデオメモリ装置のブロック図、
第７図は従来のビデオメモリ装置の説明図、第８図は１
Ｍビクセルの画面に対応する画面データのプレーン内で
ＶＲＡＭを用いた構成方法を示す説明図、第９図はＶＲ
ＡＭのデータの並列／＠列変換方法の説明図、第１０図
は４Ｍビクセルの画面に対応する画面データの従来の構
成方法の説明図である。 ２・・・ＲＡＭ、４，４Ａ、４Ｂ、４ＡＵ、４ＡＬ。 ４ＢＵ、４ＢＬ・・・ＳＡＭ、６Ａ、６Ｂ・・・スプリ
ットセレクタ、８．８Ａ、８Ｂ・・・インプット／アウ
トプット部、１２．１３．１４・・・並列／直列変換部
。 出願人代理人 佐 藤 −雄 第２図 第６図 第８図
Claims (1)
- 【特許請求の範囲】 １、ＲＡＭとＳＡＭとを併わせ有し、前記ＲＡＭはロー
アドレス及びカラムアドレスを指定することによって１
ビットデータの入出力を行う１語長の部分ＲＡＭの複数
によって複数語長のものとして構成され、前記ＳＡＭは
前記各部分ＲＡＭとデータ転送を行ってデータをシリア
ルに入出力する単位ＳＡＭの複数によって構成され、前
記各部分ＲＡＭにはそれぞれ前記単位ＳＡＭの複数ずつ
が接続されて前記部分ＲＡＭの１ビット入出力に対して
前記各部分ＲＡＭが複数ビットの入出力を行うことを特
徴とするビデオメモリ装置。 ２、前記ある部分ＲＡＭに対して前記ある単位ＳＡＭの
複数を接続するに際し、前記ある部分ＲＡＭのカラムを
前記単位ＳＡＭと同数の複数のカラム群に分け、それら
のカラム群と前記単位ＳＡＭの複数とを１：１に接続し
たことを特徴とする請求項１記載のビデオメモリ装置。 ３、前記ある部分ＲＡＭに対して前記ある単位ＳＡＭの
複数を接続するのに際し、前記ある部分ＲＡＭの各カラ
ムを前記単位ＳＡＭの複数のそれぞれに対して多重に接
続したことを特徴とする請求項１記載のビデオメモリ装
置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63237396A JP3028963B2 (ja) | 1988-09-21 | 1988-09-21 | ビデオメモリ装置 |
| US07/407,310 US5065369A (en) | 1988-09-21 | 1989-09-14 | Video memory device |
| EP89117383A EP0360243B1 (en) | 1988-09-21 | 1989-09-20 | Video memory device |
| DE68919781T DE68919781T2 (de) | 1988-09-21 | 1989-09-20 | Videospeicheranordnung. |
| KR1019890013571A KR920010558B1 (ko) | 1988-09-21 | 1989-09-21 | 비디오 메모리장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63237396A JP3028963B2 (ja) | 1988-09-21 | 1988-09-21 | ビデオメモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0284689A true JPH0284689A (ja) | 1990-03-26 |
| JP3028963B2 JP3028963B2 (ja) | 2000-04-04 |
Family
ID=17014774
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63237396A Expired - Fee Related JP3028963B2 (ja) | 1988-09-21 | 1988-09-21 | ビデオメモリ装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5065369A (ja) |
| EP (1) | EP0360243B1 (ja) |
| JP (1) | JP3028963B2 (ja) |
| KR (1) | KR920010558B1 (ja) |
| DE (1) | DE68919781T2 (ja) |
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| JP2009013649A (ja) * | 2007-07-04 | 2009-01-22 | Sekisui House Ltd | かぶり厚検査具 |
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-
1988
- 1988-09-21 JP JP63237396A patent/JP3028963B2/ja not_active Expired - Fee Related
-
1989
- 1989-09-14 US US07/407,310 patent/US5065369A/en not_active Expired - Lifetime
- 1989-09-20 DE DE68919781T patent/DE68919781T2/de not_active Expired - Fee Related
- 1989-09-20 EP EP89117383A patent/EP0360243B1/en not_active Expired - Lifetime
- 1989-09-21 KR KR1019890013571A patent/KR920010558B1/ko not_active Expired
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|---|---|
| EP0360243A2 (en) | 1990-03-28 |
| KR900005630A (ko) | 1990-04-14 |
| KR920010558B1 (ko) | 1992-12-05 |
| EP0360243A3 (en) | 1992-04-08 |
| DE68919781D1 (de) | 1995-01-19 |
| US5065369A (en) | 1991-11-12 |
| JP3028963B2 (ja) | 2000-04-04 |
| EP0360243B1 (en) | 1994-12-07 |
| DE68919781T2 (de) | 1995-05-18 |
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