JPH0417370A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
- Publication number
- JPH0417370A JPH0417370A JP12149390A JP12149390A JPH0417370A JP H0417370 A JPH0417370 A JP H0417370A JP 12149390 A JP12149390 A JP 12149390A JP 12149390 A JP12149390 A JP 12149390A JP H0417370 A JPH0417370 A JP H0417370A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- insulating film
- film transistor
- thin film
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
以下の順序に従って本発明を説明する。
Ａ、産業上の利用分野
Ｂ０発明の概要
Ｃ１従来技術
り１発明が解決しようとする問題点
（Ａ、産業上の利用分野）
本発明は薄膜トランジスタ、特に集積度の向上を図りつ
つ充分な長さのチャンネル長を得ることができる薄膜ト
ランジスタに関する。
つ充分な長さのチャンネル長を得ることができる薄膜ト
ランジスタに関する。
（Ｂ、発明の概要）
本発明は、薄膜トランジスタにおいて、サイズの微細化
を図りつつ充分な長さのチャンネル長を得ることができ
るようにするため、ゲート電極を厚くして活性層のゲー
ト絶縁膜垂直部分と接する垂直部分にもチャンネルが生
じるようにしたものである。
を図りつつ充分な長さのチャンネル長を得ることができ
るようにするため、ゲート電極を厚くして活性層のゲー
ト絶縁膜垂直部分と接する垂直部分にもチャンネルが生
じるようにしたものである。
（Ｃ，従来技術）
近年、薄膜トランジスタのＬＳＩ等への応用が期待され
、チャンネル長の短かい多結晶シリコンによる薄膜トラ
ンジスタの必要性が高くなっている。ところで、従来の
薄膜トランジスタはゲート電極上にゲート絶縁膜を介し
て活性層のチャンネル領域が位置するようにした単純な
平面構造のものが多かった。
、チャンネル長の短かい多結晶シリコンによる薄膜トラ
ンジスタの必要性が高くなっている。ところで、従来の
薄膜トランジスタはゲート電極上にゲート絶縁膜を介し
て活性層のチャンネル領域が位置するようにした単純な
平面構造のものが多かった。
（Ｄ、発明が解決しようとする問題点）ＬＳＩの集積度
の向上に伴いチャンネル長は益々短（なる傾向にあるが
、多結晶シリコンにより形成した薄膜トランジスタはチ
ャンネル長が１μｍ以下になるとショートチャンネル効
果が強くなるので、薄膜トランジスタのチャンネル長を
短くすることに限界がある。しかし、従来の薄膜トラン
ジスタは単純な平面構造であったのでチャンネル長を短
くできなければそれ以上集積度を上げることができなか
った。
の向上に伴いチャンネル長は益々短（なる傾向にあるが
、多結晶シリコンにより形成した薄膜トランジスタはチ
ャンネル長が１μｍ以下になるとショートチャンネル効
果が強くなるので、薄膜トランジスタのチャンネル長を
短くすることに限界がある。しかし、従来の薄膜トラン
ジスタは単純な平面構造であったのでチャンネル長を短
くできなければそれ以上集積度を上げることができなか
った。
本発明はこのような問題点を解決すべく為されたもので
あり、サイズを小さくしつつ充分な長さのチャンネル長
を得ることができるようにすることを目的とする。
あり、サイズを小さくしつつ充分な長さのチャンネル長
を得ることができるようにすることを目的とする。
（Ｅ、問題点を解決するための手段）
本発明薄膜トランジスタは上記問題点を解決するため、
ゲート電極を厚（して活性層のゲート絶縁膜垂直部分と
接する垂直部分にもチャンネルが生じるようにしたこと
を特徴とする。
ゲート電極を厚（して活性層のゲート絶縁膜垂直部分と
接する垂直部分にもチャンネルが生じるようにしたこと
を特徴とする。
（Ｆ、作用）
本発明薄膜トランジスタによれば、ゲート電極を厚くす
ることにより薄膜トランジスタの占有面積を広（するこ
とな（チャンネル長を長くすることができる。従って、
微細化を図りつつ充分な長さのチャンネルを得ることが
でき、延いてはショートチャンネル効果が生じないよう
にすることができる。
ることにより薄膜トランジスタの占有面積を広（するこ
とな（チャンネル長を長くすることができる。従って、
微細化を図りつつ充分な長さのチャンネルを得ることが
でき、延いてはショートチャンネル効果が生じないよう
にすることができる。
（Ｇ、実施例）［第１図］
以下、本発明薄膜トランジスタを図示実施例に従って詳
細に説明する。
細に説明する。
第１図は本発明薄膜トランジスタの一つの実施例を示す
断面図である。同図において、１はＳｉｎ、からなる絶
縁基板（又は絶縁膜）、２は該絶縁基板（又は絶縁膜）
ｌの表面に形成されたゲート電極で、例えば４０００人
程度０膜厚を有する。３は該ゲート電極２の表面に形成
されたゲート絶縁膜で、３００〜４００人の膜厚を有す
る。該ゲート絶縁膜３はゲート電極２の表面全体を取り
囲むようにフォトリングラフィ工程を用いてバターニン
グすることにより形成されており、３ａ、３ａはゲート
絶縁膜３のゲート電極２側壁にあたる垂直部分であり、
この垂直部分もゲート電極２の上面を覆う部分と略同じ
厚さになるようにすることが好ましい。
断面図である。同図において、１はＳｉｎ、からなる絶
縁基板（又は絶縁膜）、２は該絶縁基板（又は絶縁膜）
ｌの表面に形成されたゲート電極で、例えば４０００人
程度０膜厚を有する。３は該ゲート電極２の表面に形成
されたゲート絶縁膜で、３００〜４００人の膜厚を有す
る。該ゲート絶縁膜３はゲート電極２の表面全体を取り
囲むようにフォトリングラフィ工程を用いてバターニン
グすることにより形成されており、３ａ、３ａはゲート
絶縁膜３のゲート電極２側壁にあたる垂直部分であり、
この垂直部分もゲート電極２の上面を覆う部分と略同じ
厚さになるようにすることが好ましい。
４は膜厚が約３００人の多結晶シリコンからなる活性層
で、ゲート絶縁膜３の表面及び絶縁基板１表面を覆うよ
うに形成されている。４ａ、４ａは活性層４の垂直部分
である。５．６は該活性層４にフォトリングラフィ技術
を駆使した不純物の選択的イオン打込み及び活性化アニ
ールにより形成されたソース、ドレインである。
で、ゲート絶縁膜３の表面及び絶縁基板１表面を覆うよ
うに形成されている。４ａ、４ａは活性層４の垂直部分
である。５．６は該活性層４にフォトリングラフィ技術
を駆使した不純物の選択的イオン打込み及び活性化アニ
ールにより形成されたソース、ドレインである。
この薄膜トランジスタのソース・ドレイン間の間隔は０
．５〜０．７μｍときわめて短かいが、活性層４のゲー
ト絶縁膜３の垂直部分の側壁にあたる垂直部分４ａ、４
ａもチャンネルとなるので、実効的チャンネル長をショ
ートチャンネル効果の生じる虞れのない１．０μｍ以上
の長さ、例えば１．４μｍにすることができる。
．５〜０．７μｍときわめて短かいが、活性層４のゲー
ト絶縁膜３の垂直部分の側壁にあたる垂直部分４ａ、４
ａもチャンネルとなるので、実効的チャンネル長をショ
ートチャンネル効果の生じる虞れのない１．０μｍ以上
の長さ、例えば１．４μｍにすることができる。
従って、薄膜トランジスタの占有面積を狭（しつつチャ
ンネル長をショートチャンネル効果を生じないような長
さにすることが可能になる。即ち、ショートチャンネル
効果の生じる虞れなく薄膜トランジスタを形成したＬＳ
Ｉの集積度の向上を図ることができる。
ンネル長をショートチャンネル効果を生じないような長
さにすることが可能になる。即ち、ショートチャンネル
効果の生じる虞れなく薄膜トランジスタを形成したＬＳ
Ｉの集積度の向上を図ることができる。
（Ｈ，発明の効果）
以上に述べたように、本発明薄膜トランジスタは、絶縁
基板あるいは絶縁膜上にゲート絶縁膜よりも相当に厚い
ゲート電極を形成し、該ゲート電極の側面を覆う垂直部
分を有するゲート絶縁膜をゲート電極表面に形成し、上
記ゲート絶縁膜の表面にその垂直部分に接する垂直部分
を有する活性層を形成してなることを特徴とするもので
ある。
基板あるいは絶縁膜上にゲート絶縁膜よりも相当に厚い
ゲート電極を形成し、該ゲート電極の側面を覆う垂直部
分を有するゲート絶縁膜をゲート電極表面に形成し、上
記ゲート絶縁膜の表面にその垂直部分に接する垂直部分
を有する活性層を形成してなることを特徴とするもので
ある。
従って、本発明薄膜トランジスタによれば、ゲート電極
を厚くすることにより薄膜トランジスタの占有面積を広
くすることなくチャンネル長を長くすることができる。
を厚くすることにより薄膜トランジスタの占有面積を広
くすることなくチャンネル長を長くすることができる。
従って、サイズを小さ（しつつ充分な長さのチャンネル
長を得ることができる。
長を得ることができる。
【図面の簡単な説明】
第１図は本発明薄膜トランジスタの一つの実施例を示す
断面図である。 符号の説明 ｌ・・・絶縁基板、２・・・ゲート電極、３・・・ゲー
ト絶縁膜、 ３ａ・・・ゲート絶縁膜の垂直部分、 ４・・・活性層、４ａ・・・・・・活性層の垂直部分、
５．６・・・ソース、ドレイン。 ・絶縁基板 活性層 ・ソース ドレイン 活１（垂直部か 実施有りを示すＦＴ面図 第１図
断面図である。 符号の説明 ｌ・・・絶縁基板、２・・・ゲート電極、３・・・ゲー
ト絶縁膜、 ３ａ・・・ゲート絶縁膜の垂直部分、 ４・・・活性層、４ａ・・・・・・活性層の垂直部分、
５．６・・・ソース、ドレイン。 ・絶縁基板 活性層 ・ソース ドレイン 活１（垂直部か 実施有りを示すＦＴ面図 第１図
Claims (1)
- （１）絶縁基板あるいは絶縁膜上にゲート絶縁膜よりも
相当に厚いゲート電極を形成し、上記ゲート電極の側面
を覆う垂直部分を有するゲート絶縁膜をゲート電極表面
に形成し、上記ゲート絶縁膜の表面にこの垂直部分に接
する垂直部分を有する活性層を形成してなることを特徴
とする薄膜トランジスタ
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12149390A JPH0417370A (ja) | 1990-05-11 | 1990-05-11 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12149390A JPH0417370A (ja) | 1990-05-11 | 1990-05-11 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0417370A true JPH0417370A (ja) | 1992-01-22 |
Family
ID=14812532
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12149390A Pending JPH0417370A (ja) | 1990-05-11 | 1990-05-11 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0417370A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5393992A (en) * | 1991-12-28 | 1995-02-28 | Nec Corporation | Semiconductor thin film transistor with gate controlled offset portion |
| JP2012191185A (ja) * | 2011-02-24 | 2012-10-04 | Semiconductor Energy Lab Co Ltd | 半導体装置および半導体装置の作製方法 |
| JP2012199534A (ja) * | 2011-03-08 | 2012-10-18 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
-
1990
- 1990-05-11 JP JP12149390A patent/JPH0417370A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5393992A (en) * | 1991-12-28 | 1995-02-28 | Nec Corporation | Semiconductor thin film transistor with gate controlled offset portion |
| JP2012191185A (ja) * | 2011-02-24 | 2012-10-04 | Semiconductor Energy Lab Co Ltd | 半導体装置および半導体装置の作製方法 |
| JP2012199534A (ja) * | 2011-03-08 | 2012-10-18 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR920010975A (ko) | 반도체장치 및 그의 제조방법 | |
| JPS63102264A (ja) | 薄膜半導体装置 | |
| KR970024305A (ko) | 액정표시장치용 박막 트랜지스터 기판의 제조방법 | |
| JPS59108360A (ja) | 半導体装置 | |
| JPH04196328A (ja) | 電界効果型トランジスタ | |
| JPH0417370A (ja) | 薄膜トランジスタ | |
| JP2690067B2 (ja) | アクティブマトリクス基板 | |
| JPH0595117A (ja) | 薄膜トランジスタおよびその製造方法 | |
| JP2571004B2 (ja) | 薄膜トランジスタ | |
| JPH1070198A5 (ja) | ||
| JPH04367828A (ja) | アクティブマトリクス基板の製造方法 | |
| JPH0341479Y2 (ja) | ||
| JPS5834949B2 (ja) | 半導体メモリ装置 | |
| JPH05235337A (ja) | Ｍｉｓ型半導体装置 | |
| JP2532471B2 (ja) | 半導体装置 | |
| JP2556619B2 (ja) | 半導体装置の製造方法 | |
| KR20030050907A (ko) | 멀티플 게이트 박막 트랜지스터 | |
| JPH05243261A (ja) | 絶縁ゲート電界効果トランジスタ | |
| JPH04221856A (ja) | 半導体装置 | |
| JPH0529624A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JPH04307941A (ja) | 薄膜トランジスタの製造方法 | |
| JPH0547982B2 (ja) | ||
| JPS6278880A (ja) | 半導体装置 | |
| JPH04321233A (ja) | 半導体装置の製造方法 | |
| KR970053362A (ko) | 반도체 장치의 모스 트랜지스터 및 그 제조 방법 |