JPH0417372A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0417372A JPH0417372A JP2119844A JP11984490A JPH0417372A JP H0417372 A JPH0417372 A JP H0417372A JP 2119844 A JP2119844 A JP 2119844A JP 11984490 A JP11984490 A JP 11984490A JP H0417372 A JPH0417372 A JP H0417372A
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- JP
- Japan
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- region
- defect layer
- type
- semiconductor device
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に係り、特にパワーＭＯ３ＦＥＴの
構造に関する。さらに詳しくは、動作速度と破壊強度を
高めるためのライフタイムキラーの導入とその導入箇所
に関する。
構造に関する。さらに詳しくは、動作速度と破壊強度を
高めるためのライフタイムキラーの導入とその導入箇所
に関する。
従来、パワーＭＯ３ＦＥＴの高速化と破壊強度を高める
ための、イオン打込みによるライフタイムキラーの導入
については、特開昭６２−２９８１２０号公報（８７，
１２，２５公開）において論じられている。
ための、イオン打込みによるライフタイムキラーの導入
については、特開昭６２−２９８１２０号公報（８７，
１２，２５公開）において論じられている。
上記従来技術は、チップ上のＭＯ８ＦＥＴセル領域全面
にイオン打込みを行い、打込み後セル内に生成された結
晶欠陥層をライフタイムキラーとして働かせることによ
り、フライホイールダイオードの高速化及び破壊強度の
向上を図ったものである。
にイオン打込みを行い、打込み後セル内に生成された結
晶欠陥層をライフタイムキラーとして働かせることによ
り、フライホイールダイオードの高速化及び破壊強度の
向上を図ったものである。
ここでセル領域とは、パワーＭＯ５ＦＥＴにおいて複数
のＭＯＳＦＥＴ （セル）を並列接続して配置した領域
のことをいう、パワーＭＯ３ＦＥＴの動作時には、複数
のＭＯＳＦＥＴ （セル）の近傍の半導体中に蓄積され
る蓄積電荷が存在し、これが速度低下と破壊強度の低下
の原因となっていることが考えられている。
のＭＯＳＦＥＴ （セル）を並列接続して配置した領域
のことをいう、パワーＭＯ３ＦＥＴの動作時には、複数
のＭＯＳＦＥＴ （セル）の近傍の半導体中に蓄積され
る蓄積電荷が存在し、これが速度低下と破壊強度の低下
の原因となっていることが考えられている。
このため、上記半導体中にライフタイムキラーを導入し
、高速化と破壊強度の向上をはかったものである。
、高速化と破壊強度の向上をはかったものである。
しかし、上記従来技術は、ＭＯ８ＦＥＴセル領域全面に
、イオン打込みするためＭＯＳＦＥＴのしきい値電圧変
動、オン抵抗値の増大、リーク電流の増大、その他の静
特性への影響という特性劣化も同時に存在する。
、イオン打込みするためＭＯＳＦＥＴのしきい値電圧変
動、オン抵抗値の増大、リーク電流の増大、その他の静
特性への影響という特性劣化も同時に存在する。
本発明の目的は、上記の特性劣化をともなわずにライフ
タイムキラーを導入し、高速化及び破壊強度の向上を図
ったＭＯＳＦＥＴを得ることにある。
タイムキラーを導入し、高速化及び破壊強度の向上を図
ったＭＯＳＦＥＴを得ることにある。
上記目的を達成するために、パワーＭＯ３ＦＥＴにおい
てＭＯ８ＦＥＴセル領域の外周部にライフタイムキラー
を導入する。すなわち、パワーＭＯ３ＦＥＴのフライホ
イールダイオードが逆回復時において破壊に至る際、チ
ップ上にて破壊現象が最も集中するＭＯ８ＦＥＴセル領
域の外周部にイオン打込みを行い、打込み後生成された
結晶欠陥層をライフタイムキラーとして働かせるように
したものである。さらにドーパントに関しては、■族元
素もしくはメタル元素もしくはＨもしくはＨｅ等をイオ
ン打込みすることにより、ドーパントによる特性劣化を
最小限にしたものである。
てＭＯ８ＦＥＴセル領域の外周部にライフタイムキラー
を導入する。すなわち、パワーＭＯ３ＦＥＴのフライホ
イールダイオードが逆回復時において破壊に至る際、チ
ップ上にて破壊現象が最も集中するＭＯ８ＦＥＴセル領
域の外周部にイオン打込みを行い、打込み後生成された
結晶欠陥層をライフタイムキラーとして働かせるように
したものである。さらにドーパントに関しては、■族元
素もしくはメタル元素もしくはＨもしくはＨｅ等をイオ
ン打込みすることにより、ドーパントによる特性劣化を
最小限にしたものである。
ＭＯ８ＦＥＴセル領域の外周部に行なうイオン打込みは
、該外周部において、キャリアのライフタイムを著しく
減少させる。
、該外周部において、キャリアのライフタイムを著しく
減少させる。
これによりパワーＭＯ８ＦＥＴの破壊強度が格段に向上
し、特にモーター駆動用に関しては、その効果を最大限
に発揮することができる。また、ＭＯ８ＦＥＴセル領域
全面にイオン打込みしないことにより、しきい値電圧の
変動、オン抵抗値の増大、リーク電流の増大、その他の
静特性への影響という特性劣化を生ずることがない。ま
た、■族元素もしくはメタル元素もしくはＨもしくはＨ
ｅをイオン打込みのドーパントに選ぶことにより、ＭＯ
ＳＦＥＴの特性劣化が少なくなる。
し、特にモーター駆動用に関しては、その効果を最大限
に発揮することができる。また、ＭＯ８ＦＥＴセル領域
全面にイオン打込みしないことにより、しきい値電圧の
変動、オン抵抗値の増大、リーク電流の増大、その他の
静特性への影響という特性劣化を生ずることがない。ま
た、■族元素もしくはメタル元素もしくはＨもしくはＨ
ｅをイオン打込みのドーパントに選ぶことにより、ＭＯ
ＳＦＥＴの特性劣化が少なくなる。
上記ドーパントは、半導体中で電気的に不活性な理由に
よりＭＯＳＦＥＴの特性を劣化させることがない。
よりＭＯＳＦＥＴの特性を劣化させることがない。
第１図は本発明の第１の実施例のパワーＭＯ５ＦＥＴの
平面図及び断面図である０本実施例では、定格電圧６０
ｖ、定格電流３０Ａ、ｎチャネル形パワーＭＯ８ＦＥＴ
を示す。
平面図及び断面図である０本実施例では、定格電圧６０
ｖ、定格電流３０Ａ、ｎチャネル形パワーＭＯ８ＦＥＴ
を示す。
図において、２０１はｎ形高濃度半導体基板、２０２は
ｎ形低濃度領域で比抵抗０．８Ω−■、深さ１０μｍ、
２０３は深さ３μｍのｐ形ベース領域、２０４は深さ１
μｍのｎ形高濃度拡散領域。
ｎ形低濃度領域で比抵抗０．８Ω−■、深さ１０μｍ、
２０３は深さ３μｍのｐ形ベース領域、２０４は深さ１
μｍのｎ形高濃度拡散領域。
２０５は膜厚５０ｎｍのゲート絶縁膜、２０６は多結晶
シリコンから成るゲート電極、２０７はリンガラス膜、
２０８はアルミニウムから成るソース電極、２０９はド
レイン電極、２１０はイオン打込みによって生成した結
晶欠陥層、２１１はアルミニウムから成る保護素子の電
極、２１２はＭＯ８ＦＥＴセル領域、２１３はＭＯ８Ｆ
ＥＴセル領域−保護素子間分離領域、２１４はＭＯ５Ｆ
ＥＴセル部ｐ形領域、２１５はソースコンタクト、２１
６はｐ形拡散領域である。本実施例によれば、半導体基
板上にマスクを設け、イオン打込みを行い、結晶欠陥層
２１０を生成する。打込み条件に関しては、炭素をドー
パントして、ドーズ量１．０Ｘ１０１２（２）−２，３
Ｍ ｅ Ｖのエネルギーでイオン打込みすることにより
ｎ最低濃度領域２０２中において、深さ方向的３μｍの
位置に結晶欠陥層２１０を生成することができる。これ
により、ｎ形低濃度領域２０２とｐ形ベース領域２０３
から成るフライホイールダイオードが逆回復状態である
とき、外周部を除くセル領域中において、ｎ形低濃度２
０２中の電荷は、左右上部に位置した２つのｐ形ベース
領域を介し、引抜きが行われる。これに対しセル領域外
周部では、ｐ形拡散領域２１６近傍の電荷引抜きは、外
周部のｐ形ベース領域１ケ所に集中するため、最も破壊
し易くなる。よって外周部のみに結晶欠陥層２１０を生
成し、ライフタイムキラーを導入することにより、外周
部での引抜き電荷量を低減することができ、破壊強度を
向上させることができる。
シリコンから成るゲート電極、２０７はリンガラス膜、
２０８はアルミニウムから成るソース電極、２０９はド
レイン電極、２１０はイオン打込みによって生成した結
晶欠陥層、２１１はアルミニウムから成る保護素子の電
極、２１２はＭＯ８ＦＥＴセル領域、２１３はＭＯ８Ｆ
ＥＴセル領域−保護素子間分離領域、２１４はＭＯ５Ｆ
ＥＴセル部ｐ形領域、２１５はソースコンタクト、２１
６はｐ形拡散領域である。本実施例によれば、半導体基
板上にマスクを設け、イオン打込みを行い、結晶欠陥層
２１０を生成する。打込み条件に関しては、炭素をドー
パントして、ドーズ量１．０Ｘ１０１２（２）−２，３
Ｍ ｅ Ｖのエネルギーでイオン打込みすることにより
ｎ最低濃度領域２０２中において、深さ方向的３μｍの
位置に結晶欠陥層２１０を生成することができる。これ
により、ｎ形低濃度領域２０２とｐ形ベース領域２０３
から成るフライホイールダイオードが逆回復状態である
とき、外周部を除くセル領域中において、ｎ形低濃度２
０２中の電荷は、左右上部に位置した２つのｐ形ベース
領域を介し、引抜きが行われる。これに対しセル領域外
周部では、ｐ形拡散領域２１６近傍の電荷引抜きは、外
周部のｐ形ベース領域１ケ所に集中するため、最も破壊
し易くなる。よって外周部のみに結晶欠陥層２１０を生
成し、ライフタイムキラーを導入することにより、外周
部での引抜き電荷量を低減することができ、破壊強度を
向上させることができる。
第２図は本発明の第１の実施例のパワーＭＯ３ＦＥＴの
、全体平面図である。本図において１０１はゲート電極
ボンディングバット、１０２はソース電極ボンディング
パット、１０３はＭＯ８ＦＥＴセル領域、１０４は保護
素子領域、１０５はＭＯ５ＦＥＴセル−保護素子間分離
領域、２１０はイオン打込みによって生成した結晶欠陥
層である。
、全体平面図である。本図において１０１はゲート電極
ボンディングバット、１０２はソース電極ボンディング
パット、１０３はＭＯ８ＦＥＴセル領域、１０４は保護
素子領域、１０５はＭＯ５ＦＥＴセル−保護素子間分離
領域、２１０はイオン打込みによって生成した結晶欠陥
層である。
第３図は本発明の第２の実施例を示す、ｐチャネル形の
パワーＭＯ８ＦＥＴの断面図である。本実施例では、定
格電圧−６０ｖ、定格電流−１ＯＡ。
パワーＭＯ８ＦＥＴの断面図である。本実施例では、定
格電圧−６０ｖ、定格電流−１ＯＡ。
Ｐチャネル形パワーＭＯ８ＦＥＴを示す。本図において
３０１はｐ形高濃度半導体基板、３０２はｐ形低濃度領
域で深さ１０μｍ、３０３は深さ３μｍのｎ形拡散領域
、３０４は深さ１μｍのｐ形高濃度拡散領域、３０５は
膜厚５０ｎｍのゲート絶縁膜、３０゛６は多結晶シリコ
ンから成るゲート電極、３０７はリンガラス膜、３０８
はアルミニウムから成るソース電極、３０９はドレイン
電極。
３０１はｐ形高濃度半導体基板、３０２はｐ形低濃度領
域で深さ１０μｍ、３０３は深さ３μｍのｎ形拡散領域
、３０４は深さ１μｍのｐ形高濃度拡散領域、３０５は
膜厚５０ｎｍのゲート絶縁膜、３０゛６は多結晶シリコ
ンから成るゲート電極、３０７はリンガラス膜、３０８
はアルミニウムから成るソース電極、３０９はドレイン
電極。
３１０は結晶欠陥層である。本実施例によれば、結晶欠
陥層３１０は半導体基板上にマスクを設け。
陥層３１０は半導体基板上にマスクを設け。
イオン打込みにより生成する。打込み条件に関しては炭
素をドーパントとし、ドーズ量１．ＯＸｌ ０１２ａｎ
−” ３ Ｍ ｅ Ｖにてイオン打込みすることによ
り、ｐ形低濃度領域３０２中において、深さ方向３μｍ
程の位置に結晶欠陥層３１０を生成することができる。
素をドーパントとし、ドーズ量１．ＯＸｌ ０１２ａｎ
−” ３ Ｍ ｅ Ｖにてイオン打込みすることによ
り、ｐ形低濃度領域３０２中において、深さ方向３μｍ
程の位置に結晶欠陥層３１０を生成することができる。
これによりｎチャネル形パワーＭＯ８ＦＥＴの場合と同
様に、モーター駆動に応用した場合、破壊強度を向上さ
せることができる。
様に、モーター駆動に応用した場合、破壊強度を向上さ
せることができる。
第４図は本発明の第３の実施例を示すパワーＭＯ８ＦＥ
Ｔと低電圧論理トランジスタを共存させた、インテリジ
ェントＩＣの断面図である。本図において４０１はｐ形
高濃度半導体基板、４０２はｐ形低濃度領域、４０３は
ｎ形高濃度埋込み層、４０４はｐ形拡散領域、４０５は
ｎ形高濃度拡散領域、４０６は膜厚５０ｎｍのゲート絶
縁膜、４０７はリンガラス膜、４０８はパワーＭＯ５Ｆ
ＥＴのドレイン電極、４０９はｐ形高濃度拡散領域、４
１０はｎ形高濃度コレクタ領域、４１１はｐ形ベース領
域、４１２はｎ形高濃度エミッタ領域、４１３はｎ形高
濃度埋込み層、４１４はｐ形拡散領域、４１５は酸化膜
、４１６は多結晶シリコンから成るゲート電極、４１７
はアルミニウムから成るソース電極、４１８はイオン打
込みによって生成した結晶欠陥層である。
Ｔと低電圧論理トランジスタを共存させた、インテリジ
ェントＩＣの断面図である。本図において４０１はｐ形
高濃度半導体基板、４０２はｐ形低濃度領域、４０３は
ｎ形高濃度埋込み層、４０４はｐ形拡散領域、４０５は
ｎ形高濃度拡散領域、４０６は膜厚５０ｎｍのゲート絶
縁膜、４０７はリンガラス膜、４０８はパワーＭＯ５Ｆ
ＥＴのドレイン電極、４０９はｐ形高濃度拡散領域、４
１０はｎ形高濃度コレクタ領域、４１１はｐ形ベース領
域、４１２はｎ形高濃度エミッタ領域、４１３はｎ形高
濃度埋込み層、４１４はｐ形拡散領域、４１５は酸化膜
、４１６は多結晶シリコンから成るゲート電極、４１７
はアルミニウムから成るソース電極、４１８はイオン打
込みによって生成した結晶欠陥層である。
本実施例によれば、半導体基板上にマスクを設け、■族
元素、メタル元素、Ｈ，Ｈｅを数Ｍ ｅ Ｖのエネルギ
ーでイオン打込みし、パワーＭＯ５ＦＥＴ部のＭＯ８Ｆ
ＥＴセル領域外周部のみに結晶欠陥層４１８を生成する
。これより低電圧論理トランジスタとパワーＭＯ８ＦＥ
Ｔの特性を劣下させることなく、ライフタイムキラーを
導入することができ、パワ一部の破壊強度を向上させる
こと′ができる。
元素、メタル元素、Ｈ，Ｈｅを数Ｍ ｅ Ｖのエネルギ
ーでイオン打込みし、パワーＭＯ５ＦＥＴ部のＭＯ８Ｆ
ＥＴセル領域外周部のみに結晶欠陥層４１８を生成する
。これより低電圧論理トランジスタとパワーＭＯ８ＦＥ
Ｔの特性を劣下させることなく、ライフタイムキラーを
導入することができ、パワ一部の破壊強度を向上させる
こと′ができる。
本発明によればＭＯＳＦＥＴの特性を劣下させることな
く、破壊強度の向上を達成することができる効果がある
。
く、破壊強度の向上を達成することができる効果がある
。
第１図は本発明の第１の実施例のパワーＭＯ３ＦＥＴの
、平面図および断面図、第２図は本発明の第１の実施例
のパワーＭＯ８ＦＥＴの、全体平面図、第３図は本発明
の第２の実施例を示すパワーＭＯ８ＦＥＴの断面図、第
４図は本発明の第３の実施例を示すインテリジェントＩ
Ｃの断面図である。 １０１・・・ゲート電極ボンディングバット、１０２・
・・ソース電極ボンディングパツ１−１１０３・・・Ｍ
Ｏ８ＦＥＴセル領域、１０４・・・保護素子領域、１０
５・・・ＭＯ８ＦＥＴセル−保護素子間分離領域。 ２０１・・・ｎ形高濃度半導体基板、２０２・・・ｎ形
低濃度領域、２０３・・・ｐ形ベース領域、２０４・・
・ｎ形高濃度拡散領域、２０５・・・ゲート絶縁膜、２
０６・・・多結晶シリコンゲート、２０７・・・リンガ
ラス膜、２０８・・・ソース電極、２０９・・・ドレイ
ン電極、２１０・・・結晶欠陥層、２１１・・・保護素
子電極、２１２・・・ＭＯ８ＦＥＴセル領域、２１３・
・・ＭＯ５ＦＥＴセル領域−保護素子分離領域、２１４
・・・ＭＯ３ＦＥＴセル部ｐ形領域、２１５・・・ソー
スコンタクト、２１６・・・ｐ形拡散領域、３０１・・
・ｐ形高濃度半導体基板、３０２・・・ｐ形紙濃度領域
、３０３・・・ｎ形拡散領域、３０４・・・ｐ形高濃度
拡散域域、３０５・・・ゲート絶縁膜、３０６・・・多
結晶シリコンゲート、３０７・・・リンガラス膜、３０
８・・・ソース電極、３０９・・・ドレイン電極、３１
０・・・結晶欠陥層、４０１・・・ｐ形高濃度半導体基
板、４０２・・・ｐ形紙濃度領域、４０３・・・ｎ形高
濃度埋込み層、４０４・・・ｐ形拡散領域、４０５・・
・ｎ形高濃度拡散領域、４０６・・・ゲート絶縁膜、４
０７・・・リンガラス膜、４０８・・・パワーＭＯ８Ｆ
ＥＴドレイン電極、４０９・・・ｐ形高濃度拡散領域、
４１０・・・ｎ形高濃度コレクタ領域、４１１・・・Ｐ
形ベース領域、４１２・・・ｎ形高濃度エミッタ領域、
４１３・・・ｎ形高濃度埋込み層、４１４・・・Ｐ形拡
散領域、４１５・・・酸化膜、４１６・・・多結晶シリ
コンゲート、４１７・・・ソース電極、４１８罵 １
図 第 Ｚ 票 第 図 ３ρＺ ３θ１ ３ρ９ 舅 図
、平面図および断面図、第２図は本発明の第１の実施例
のパワーＭＯ８ＦＥＴの、全体平面図、第３図は本発明
の第２の実施例を示すパワーＭＯ８ＦＥＴの断面図、第
４図は本発明の第３の実施例を示すインテリジェントＩ
Ｃの断面図である。 １０１・・・ゲート電極ボンディングバット、１０２・
・・ソース電極ボンディングパツ１−１１０３・・・Ｍ
Ｏ８ＦＥＴセル領域、１０４・・・保護素子領域、１０
５・・・ＭＯ８ＦＥＴセル−保護素子間分離領域。 ２０１・・・ｎ形高濃度半導体基板、２０２・・・ｎ形
低濃度領域、２０３・・・ｐ形ベース領域、２０４・・
・ｎ形高濃度拡散領域、２０５・・・ゲート絶縁膜、２
０６・・・多結晶シリコンゲート、２０７・・・リンガ
ラス膜、２０８・・・ソース電極、２０９・・・ドレイ
ン電極、２１０・・・結晶欠陥層、２１１・・・保護素
子電極、２１２・・・ＭＯ８ＦＥＴセル領域、２１３・
・・ＭＯ５ＦＥＴセル領域−保護素子分離領域、２１４
・・・ＭＯ３ＦＥＴセル部ｐ形領域、２１５・・・ソー
スコンタクト、２１６・・・ｐ形拡散領域、３０１・・
・ｐ形高濃度半導体基板、３０２・・・ｐ形紙濃度領域
、３０３・・・ｎ形拡散領域、３０４・・・ｐ形高濃度
拡散域域、３０５・・・ゲート絶縁膜、３０６・・・多
結晶シリコンゲート、３０７・・・リンガラス膜、３０
８・・・ソース電極、３０９・・・ドレイン電極、３１
０・・・結晶欠陥層、４０１・・・ｐ形高濃度半導体基
板、４０２・・・ｐ形紙濃度領域、４０３・・・ｎ形高
濃度埋込み層、４０４・・・ｐ形拡散領域、４０５・・
・ｎ形高濃度拡散領域、４０６・・・ゲート絶縁膜、４
０７・・・リンガラス膜、４０８・・・パワーＭＯ８Ｆ
ＥＴドレイン電極、４０９・・・ｐ形高濃度拡散領域、
４１０・・・ｎ形高濃度コレクタ領域、４１１・・・Ｐ
形ベース領域、４１２・・・ｎ形高濃度エミッタ領域、
４１３・・・ｎ形高濃度埋込み層、４１４・・・Ｐ形拡
散領域、４１５・・・酸化膜、４１６・・・多結晶シリ
コンゲート、４１７・・・ソース電極、４１８罵 １
図 第 Ｚ 票 第 図 ３ρＺ ３θ１ ３ρ９ 舅 図
Claims (1)
- 【特許請求の範囲】 １、複数のＭＯＳＦＥＴの並列接続領域を有する絶縁ゲ
ート型トランジスタにおいて、上記複数のＭＯＳＦＥＴ
の各ゲート直下のチャネル領域表面を除く領域に結晶欠
陥層を生成したことを特徴とする絶縁ゲート型半導体装
置。 ２、イオン打込みによって前記結晶欠陥層の生成を行っ
たことを特徴とする特許請求の範囲第１項記載の半導体
装置。 ３、IV族元素もしくはメタル元素もしくはＨもしくはＨ
ｅをドーパントとして、打込みエネルギー１００ＫｅＶ
以上で、前記イオン打込みを行ない、前記結晶欠陥層の
生成を行ったことを特徴とする特許請求の範囲第１項記
載の半導体装置。 ４、前記の絶縁形半導体装置は１つのシリコンチップ上
に論理用集積回路と共存して構成されたことを特徴とす
る、特許請求の範囲第１項記載の半導体装置。 ５、アルミ電極形成用のアルミ蒸着後、該アルミ電極を
マスクとして、イオン打込みを行ない、前記結晶欠陥層
の生成を行ったことを特徴とする特許請求の範囲第１項
記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2119844A JPH0417372A (ja) | 1990-05-11 | 1990-05-11 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2119844A JPH0417372A (ja) | 1990-05-11 | 1990-05-11 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0417372A true JPH0417372A (ja) | 1992-01-22 |
Family
ID=14771665
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2119844A Pending JPH0417372A (ja) | 1990-05-11 | 1990-05-11 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0417372A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5545915A (en) * | 1995-01-23 | 1996-08-13 | Delco Electronics Corporation | Semiconductor device having field limiting ring and a process therefor |
| US5747371A (en) * | 1996-07-22 | 1998-05-05 | Motorola, Inc. | Method of manufacturing vertical MOSFET |
| EP1098371A3 (en) * | 1999-11-05 | 2003-06-25 | Fuji Electric Co. Ltd. | A semiconductor device with good reverse recovery withstand and the method of manufacturing the same |
| JP2008192737A (ja) * | 2007-02-02 | 2008-08-21 | Denso Corp | 半導体装置 |
| WO2015189929A1 (ja) * | 2014-06-11 | 2015-12-17 | 株式会社日立製作所 | 半導体装置、パワーモジュール、電力変換装置および半導体装置の製造方法 |
| WO2016021077A1 (ja) * | 2014-08-08 | 2016-02-11 | 株式会社日立製作所 | 半導体装置、パワーモジュール、電力変換装置、自動車および鉄道車両 |
-
1990
- 1990-05-11 JP JP2119844A patent/JPH0417372A/ja active Pending
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