JPH04175676A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH04175676A JPH04175676A JP2303445A JP30344590A JPH04175676A JP H04175676 A JPH04175676 A JP H04175676A JP 2303445 A JP2303445 A JP 2303445A JP 30344590 A JP30344590 A JP 30344590A JP H04175676 A JPH04175676 A JP H04175676A
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- 239000004065 semiconductor Substances 0.000 title claims description 14
- 238000003491 array Methods 0.000 claims description 4
- 229920000747 poly(lactic acid) Polymers 0.000 description 89
- 238000010586 diagram Methods 0.000 description 23
- 238000013500 data storage Methods 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 208000034530 PLAA-associated neurodevelopmental disease Diseases 0.000 description 1
- 101000972349 Phytolacca americana Lectin-A Proteins 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- KWGRBVOPPLSCSI-WCBMZHEXSA-N pseudoephedrine Chemical compound CN[C@@H](C)[C@@H](O)C1=CC=CC=C1 KWGRBVOPPLSCSI-WCBMZHEXSA-N 0.000 description 1
- 239000002689 soil Substances 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特に内蔵しているプロ
グラマブルロジックアレーのテストが可能な半導体集積
回路に関する。
グラマブルロジックアレーのテストが可能な半導体集積
回路に関する。
従来、半導体集積回路（以下ＬＳＩという）の内蔵する
プログラマブルロジックアレー（以下ＰＬＡという）の
テストする場合は第１５図に示すように、ひとつまたは
複数のＰＬＡＩ ２１，１２２゜１２３を有するＬＳ１
１０１ａ内部に、通常動作時のＰＬＡ入力である通常Ｐ
ＬＡ入力１１，１２゜１３とテスト動作時に入力端子２
より入力されるテスト人力４１のいずれかを選択するセ
レクタ１１１．１１２，１１３と、通常動作時に出力端
子１０３に出力される通常出力信号１５とＰＬＡ１２１
．１２２，１２３の出力であるＰＬＡ出力２１．２２．
２３のうちいずれかひとつを選択するセレクタ１１４を
必要としていた。
プログラマブルロジックアレー（以下ＰＬＡという）の
テストする場合は第１５図に示すように、ひとつまたは
複数のＰＬＡＩ ２１，１２２゜１２３を有するＬＳ１
１０１ａ内部に、通常動作時のＰＬＡ入力である通常Ｐ
ＬＡ入力１１，１２゜１３とテスト動作時に入力端子２
より入力されるテスト人力４１のいずれかを選択するセ
レクタ１１１．１１２，１１３と、通常動作時に出力端
子１０３に出力される通常出力信号１５とＰＬＡ１２１
．１２２，１２３の出力であるＰＬＡ出力２１．２２．
２３のうちいずれかひとつを選択するセレクタ１１４を
必要としていた。
通常動作時において、入力端子１０２には通常入力信号
１４が入力される。セレクタ１１１゜１１２．１１３で
はそれぞれ通常ＰＬＡ入力１１゜１２．１３が選択され
る。セレクタ１１４では通常出力信号１５が選択され、
出力端子１０３には通常出力信号１５が出力される。
１４が入力される。セレクタ１１１゜１１２．１１３で
はそれぞれ通常ＰＬＡ入力１１゜１２．１３が選択され
る。セレクタ１１４では通常出力信号１５が選択され、
出力端子１０３には通常出力信号１５が出力される。
テスト動作時において、入力端子１０２にはテスト人力
４１が順次入力される。セレクタ１１１゜１１２．１１
３ではテスト制御信号３１により通常ＰＬＡ入力１１，
１２．１３とテスト入力４１のそれぞれテスト人力４１
が選択される。ＰＬＡ１２１．１２２，１２３にはテス
ト人力４１が入力されＰＬＡ出力２１，２２．２３が圧
力される。
４１が順次入力される。セレクタ１１１゜１１２．１１
３ではテスト制御信号３１により通常ＰＬＡ入力１１，
１２．１３とテスト入力４１のそれぞれテスト人力４１
が選択される。ＰＬＡ１２１．１２２，１２３にはテス
ト人力４１が入力されＰＬＡ出力２１，２２．２３が圧
力される。
セレクタ１１４にはＰＬＡ圧力２Ｌ ２２，２３と通常
出力信号１５が入力され、テスト制御信号３２によりＰ
ＬＡ出力２１，２２．２３のいずれかひとつを選択する
。圧力端子１０３にはセレクタ１４により選択されたＰ
ＬＡ出力が出力される。
出力信号１５が入力され、テスト制御信号３２によりＰ
ＬＡ出力２１，２２．２３のいずれかひとつを選択する
。圧力端子１０３にはセレクタ１４により選択されたＰ
ＬＡ出力が出力される。
この動作を繰り返すことによりＰＬＡのテストを行って
いた。
いた。
第１６図にＰＬＡテスト入力信号４１とＰＬＡ出力信号
２１，２２．２３のタイミングを示す。
２１，２２．２３のタイミングを示す。
ＰＬＡテスト入力信号４１はシステムクロックの立ち上
がりまでに決定されており、ＰＬＡ１２１゜１２２．１
２３はＰＬＡテスト入力信号をシステムクロックがアク
ティブの期間サンプリングする。
がりまでに決定されており、ＰＬＡ１２１゜１２２．１
２３はＰＬＡテスト入力信号をシステムクロックがアク
ティブの期間サンプリングする。
ＰＬＡ出力信号２１，２２．２３はシステムクロックの
立ち上がりから遅れて圧力される。ＰＬＡテスト入力信
号４２のＡＡＡＡ、ＢＥＢＢ、ＣＣＣＣはそれぞれＰＬ
Ａ出力信号２１，２２．２３のａａａａ、ｂｂｂｂ、ｃ
ｃｃｃに対応している。
立ち上がりから遅れて圧力される。ＰＬＡテスト入力信
号４２のＡＡＡＡ、ＢＥＢＢ、ＣＣＣＣはそれぞれＰＬ
Ａ出力信号２１，２２．２３のａａａａ、ｂｂｂｂ、ｃ
ｃｃｃに対応している。
上述した従来の半導体集積回路は、内蔵するＰＬＡをテ
ストする場合は、通常の出力端子をテスト動作時に使用
するため、通常動作時の出力信号のテスト動作時のＰＬ
Ａ出力信号を各動作に応じて選択する手段としてセレク
タが必要となる。また通常動作時の出力信号はセレクタ
を通り出力端子から出力されることになり、性能が劣化
するという欠点があった。
ストする場合は、通常の出力端子をテスト動作時に使用
するため、通常動作時の出力信号のテスト動作時のＰＬ
Ａ出力信号を各動作に応じて選択する手段としてセレク
タが必要となる。また通常動作時の出力信号はセレクタ
を通り出力端子から出力されることになり、性能が劣化
するという欠点があった。
本発明の目的は、通常動作時の出力信号とテスト動作時
のＰＬＡ呂力信号を各動作に応じて選択する手段が不必
要になり通常動作時の圧力回路の性能が劣化しないＬＳ
Ｉのテストのできる半導体集積回路を提供することにあ
る。
のＰＬＡ呂力信号を各動作に応じて選択する手段が不必
要になり通常動作時の圧力回路の性能が劣化しないＬＳ
Ｉのテストのできる半導体集積回路を提供することにあ
る。
本発明の半導体集積回路は、内蔵するひとつまたは複数
のプログラマブルロジックアレーにテスト制御信号によ
り制御されるセレクタを介して通常ＰＬＡ入力信号から
切換えてテスト入力を入力して前記プログラマブルロジ
ックアレーをテストする半導体集積回路において、前記
プログラマブルロジックアレーをテストするためのテス
ト入力パターンを発生する手段と、前記テスト入力パタ
ーンに対する前記プログラマブル；シックアレーの出力
信号を書き込むＲＡＭと、前記ＲＡＭにより書き込まれ
た前記圧力信号を前記外部に読み出す手段とを有して構
成されている。
のプログラマブルロジックアレーにテスト制御信号によ
り制御されるセレクタを介して通常ＰＬＡ入力信号から
切換えてテスト入力を入力して前記プログラマブルロジ
ックアレーをテストする半導体集積回路において、前記
プログラマブルロジックアレーをテストするためのテス
ト入力パターンを発生する手段と、前記テスト入力パタ
ーンに対する前記プログラマブル；シックアレーの出力
信号を書き込むＲＡＭと、前記ＲＡＭにより書き込まれ
た前記圧力信号を前記外部に読み出す手段とを有して構
成されている。
また本発明の半導体集積回路は、ひとつまたは複数のプ
ログラマブルロジックアレーと、ＲＡＭを内蔵し、前記
ブ四グラムロジックアレーをテストするためのテスト入
力パターンを外部から前記ＲＡＭに書き込む手段と、前
記テスト入力パターンを前記ＲＡＭから読み出し前記プ
ログラマブルロジックアレーへ入力する手段と、前記テ
スト入力パターンに対する前記プログラマブルアレーの
出力信号を前記ＲＡＭに書き込む手段と、前記出力信号
を外部に出力する手段と、通常動作とテスト動作とを切
り換える手段を有し、前記切換手段により前記テスト動
作に設定して前記プログラマフルコシツクアレーのテス
トを行って構成されている。
ログラマブルロジックアレーと、ＲＡＭを内蔵し、前記
ブ四グラムロジックアレーをテストするためのテスト入
力パターンを外部から前記ＲＡＭに書き込む手段と、前
記テスト入力パターンを前記ＲＡＭから読み出し前記プ
ログラマブルロジックアレーへ入力する手段と、前記テ
スト入力パターンに対する前記プログラマブルアレーの
出力信号を前記ＲＡＭに書き込む手段と、前記出力信号
を外部に出力する手段と、通常動作とテスト動作とを切
り換える手段を有し、前記切換手段により前記テスト動
作に設定して前記プログラマフルコシツクアレーのテス
トを行って構成されている。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例のＬＳＩのブロック図、
第２図は第１図のＲＡＭのアドレス空間の構成を示す図
である。第１図に示されるように本実施例は、ひとつま
たは複数のプロゲラＰＬＡ１２１．１２２，１２３とＲ
ＡＭ１０６を内蔵したＬＳｌｌｏｌの内部に、セレクタ
１１１，１１２゜１１３と、データラッチ１３１，１３
２，１３３゜１４１．１４２，１４３を備えている。
第２図は第１図のＲＡＭのアドレス空間の構成を示す図
である。第１図に示されるように本実施例は、ひとつま
たは複数のプロゲラＰＬＡ１２１．１２２，１２３とＲ
ＡＭ１０６を内蔵したＬＳｌｌｏｌの内部に、セレクタ
１１１，１１２゜１１３と、データラッチ１３１，１３
２，１３３゜１４１．１４２，１４３を備えている。
第１図において、テスト制御信号３３によりＰＬＡのテ
スト動作を開始する。どのＰＬＡをテストするかはテス
ト制御信号３３により制御される。
スト動作を開始する。どのＰＬＡをテストするかはテス
ト制御信号３３により制御される。
以下ＰＬＡＩ２１のテスト動作を例にとって説明する。
データバス１１０上のＰＬＡテスト入力パターンがテス
ト制御信号３３により、入出力バッファ１０８、バスイ
ンターフェース回路１０７を介し内部データバス１０９
に取り込まれる。テスト制御信号３３により内蔵ＲＡＭ
書き込み信号とアドレスが生成され内部データバス１０
９上のＰＬＡテスト入力パターンが順次内蔵ＲＡＭ１０
６に書き込まれる。
ト制御信号３３により、入出力バッファ１０８、バスイ
ンターフェース回路１０７を介し内部データバス１０９
に取り込まれる。テスト制御信号３３により内蔵ＲＡＭ
書き込み信号とアドレスが生成され内部データバス１０
９上のＰＬＡテスト入力パターンが順次内蔵ＲＡＭ１０
６に書き込まれる。
ココで内蔵’ＲＡＭ１０６のＲＡＭアドレス空間の構成
は第２図に示す通りテスト入力パターン格納領域とＰＬ
Ａ出力出力メータ格納領域分かれている。内ＭＲＡＭＩ
０６へのテスト入力パターンの格納が終了すると、内
蔵ＲＡＭ読み出し信号とアドレスにより内蔵ＲＡＭ１０
６上のテスト入力パターンが内部バス１０９に読み出さ
れ、テスト制御信号３３のひとつであるＰＬＡ入力側デ
ータラッチストローブ信号によりデータラッチ１３１に
ラッチされる。セレクタ１１１にはａ常ＰＬＡ入力１１
とデータラッチ１３１ａｆ力であるＰＬＡテスト入力パ
ターンが入力され、ＰＬＡテスト入力パターンを選択す
る。
は第２図に示す通りテスト入力パターン格納領域とＰＬ
Ａ出力出力メータ格納領域分かれている。内ＭＲＡＭＩ
０６へのテスト入力パターンの格納が終了すると、内
蔵ＲＡＭ読み出し信号とアドレスにより内蔵ＲＡＭ１０
６上のテスト入力パターンが内部バス１０９に読み出さ
れ、テスト制御信号３３のひとつであるＰＬＡ入力側デ
ータラッチストローブ信号によりデータラッチ１３１に
ラッチされる。セレクタ１１１にはａ常ＰＬＡ入力１１
とデータラッチ１３１ａｆ力であるＰＬＡテスト入力パ
ターンが入力され、ＰＬＡテスト入力パターンを選択す
る。
ＰＬＡ１２１は前記ＰＬＡテスト入力パターンに対する
ＰＬＡ出力２１を８カする。ＰＬＡ出力２１はテスト制
御信号３３のひとっであるＰＬＡ出力側データラッチス
トローブ信号によりデータラッチ１４１にラッチされ、
内部データバス１０９に出力される。テスト制御信号３
３により内蔵ＲＡＭ書き込み信号とアドレスが生成され
内部データバス１０９上のＰＬＡ出力２１が内蔵ＲＡＭ
１０６のＰＬＡ出力データ格納領域に書き込まれる。こ
の動作に繰り返し行うことによりＰＬＡ１２１の全ての
ＰＬＡテスト入力パターンに対するＰＬＡ比力２１が内
蔵ＲＡＭに順次書き込まれる。
ＰＬＡ出力２１を８カする。ＰＬＡ出力２１はテスト制
御信号３３のひとっであるＰＬＡ出力側データラッチス
トローブ信号によりデータラッチ１４１にラッチされ、
内部データバス１０９に出力される。テスト制御信号３
３により内蔵ＲＡＭ書き込み信号とアドレスが生成され
内部データバス１０９上のＰＬＡ出力２１が内蔵ＲＡＭ
１０６のＰＬＡ出力データ格納領域に書き込まれる。こ
の動作に繰り返し行うことによりＰＬＡ１２１の全ての
ＰＬＡテスト入力パターンに対するＰＬＡ比力２１が内
蔵ＲＡＭに順次書き込まれる。
次にテスト制御信号３３により内蔵ＲＡＭ１０６から内
部データバス１０９へのデータ出力制御信号が生成され
、これにより内蔵ＲＡＭ１０９のＰＬＡ出力データ格納
領域上のＰＬＡ出力データが順次内部データバス１０９
に呼び出され、バスインターフェース回路１０７．入出
力バッファ１０８を介し外部データバスに出力される。
部データバス１０９へのデータ出力制御信号が生成され
、これにより内蔵ＲＡＭ１０９のＰＬＡ出力データ格納
領域上のＰＬＡ出力データが順次内部データバス１０９
に呼び出され、バスインターフェース回路１０７．入出
力バッファ１０８を介し外部データバスに出力される。
このデータを解析することによりＰＬＡのテストが行え
る。
る。
第３図にＰＬＡテスト入力パターン書き込み動作のタイ
ミングを、第４図にテスト動作のタイミングを、第５図
にＰＬＡ出力出力データ圧し動作のタイミングを示す。
ミングを、第４図にテスト動作のタイミングを、第５図
にＰＬＡ出力出力データ圧し動作のタイミングを示す。
第３図において、外部データバスＡＡＡＡは内部データ
バスＡＡＡＡとなり、内蔵ＲＡＭ書き込み信号がアクテ
ィブのとき内蔵ＲＡＭのアドレスｘｘｘｘに書き込まれ
る。
バスＡＡＡＡとなり、内蔵ＲＡＭ書き込み信号がアクテ
ィブのとき内蔵ＲＡＭのアドレスｘｘｘｘに書き込まれ
る。
第４図において、内蔵ＲＡＭ呼び圧し信号がアクティブ
のとき内蔵ＲＡＭのアドレスｘｘｘｘからＰＬＡテスト
入力パターンが読み出され内部データバスＡＡＡＡにな
り、ＰＬＡ入力側データ・ラッチストローブ信号がアク
ティブのとき内部データバスＡＡＡＡをラッチしＰＬＡ
入力パターンＡＡＡＡになる。ＰＬＡはＰＬＡ出力デー
タａａａａを出力する。ＰＬＡ比カデータａａａａはＰ
ＬＡ出力側データ・ラッチストローブ信号がアクティブ
のときラッチされ内部データバスａａａａとなる。内部
データバスａａａａは内蔵ＲＡＭ［１込み信号がアクテ
ィブのとき内蔵ＲＡＭのアドレスＵＵＵＵに書き込まれ
る。
のとき内蔵ＲＡＭのアドレスｘｘｘｘからＰＬＡテスト
入力パターンが読み出され内部データバスＡＡＡＡにな
り、ＰＬＡ入力側データ・ラッチストローブ信号がアク
ティブのとき内部データバスＡＡＡＡをラッチしＰＬＡ
入力パターンＡＡＡＡになる。ＰＬＡはＰＬＡ出力デー
タａａａａを出力する。ＰＬＡ比カデータａａａａはＰ
ＬＡ出力側データ・ラッチストローブ信号がアクティブ
のときラッチされ内部データバスａａａａとなる。内部
データバスａａａａは内蔵ＲＡＭ［１込み信号がアクテ
ィブのとき内蔵ＲＡＭのアドレスＵＵＵＵに書き込まれ
る。
第５図において、内蔵ＲＡＭ読み出し信号がアクティブ
のとき内蔵ＲＡＭのアドレスＵＵＵＵからＰＬＡ出力デ
ータが読み出され内部データバスａａａａになり、外部
データバスａａａａとなる。
のとき内蔵ＲＡＭのアドレスＵＵＵＵからＰＬＡ出力デ
ータが読み出され内部データバスａａａａになり、外部
データバスａａａａとなる。
第６図は本発明の第２の実施例の内蔵ＲＡＭのアドレス
空間の構成を示す図である。第６図に示されるように本
実施例の内蔵ＲＡＭのアドレス空間はテスト入力パター
ン格納領域とＰＬＡ土力データ格納領域とに分かれてい
ないが、その他の構成要素は第１の実施例と同じである
。
空間の構成を示す図である。第６図に示されるように本
実施例の内蔵ＲＡＭのアドレス空間はテスト入力パター
ン格納領域とＰＬＡ土力データ格納領域とに分かれてい
ないが、その他の構成要素は第１の実施例と同じである
。
第１図、第６図において、テスト制御信号３３によりＰ
ＬＡのテスト動作を開始する。第１の実施例と第２の実
施例との相違点は、第１の実施例において内蔵ＲＡＭ１
０６のアドレス空間をテスト入力パターン格納領域とＰ
ＬＡ出力データ格納領域とに分けているのに対し、本実
施例ではテスト入力パターン格納時には内蔵ＲＡＭ１０
６全でのアドレス空間を使用でき、またＰＬＡテスト入
力パターンに対するＰＬＡ出力２１は内蔵ＲＡＭ１０６
の前記ＰＬＡテスト入力パターンが格納されているアド
レスに書き込む点である。その他の動作は第１の実施例
と同じである。
ＬＡのテスト動作を開始する。第１の実施例と第２の実
施例との相違点は、第１の実施例において内蔵ＲＡＭ１
０６のアドレス空間をテスト入力パターン格納領域とＰ
ＬＡ出力データ格納領域とに分けているのに対し、本実
施例ではテスト入力パターン格納時には内蔵ＲＡＭ１０
６全でのアドレス空間を使用でき、またＰＬＡテスト入
力パターンに対するＰＬＡ出力２１は内蔵ＲＡＭ１０６
の前記ＰＬＡテスト入力パターンが格納されているアド
レスに書き込む点である。その他の動作は第１の実施例
と同じである。
第７図にＰＬＡテスト入力パターン書き込み動作のタイ
ミングを、第８図にテスト動作のタイミングを、第９図
にＰＬＡ出力テーデーみ出し動作のタイミングを示す。
ミングを、第８図にテスト動作のタイミングを、第９図
にＰＬＡ出力テーデーみ出し動作のタイミングを示す。
本実施例はテスト入力パターン格納時及びＰＬＡ比カデ
カデータ格納時蔵ＲＡＭのアドレス空間を占有すること
により、多大なテスト入力パターンによるテストに対処
できテストの効率が良いという利点を有する。
カデータ格納時蔵ＲＡＭのアドレス空間を占有すること
により、多大なテスト入力パターンによるテストに対処
できテストの効率が良いという利点を有する。
第１０図は本発明の第３の実施例のＬＳＩのブロック図
、第１１図は第１０図のテストパターン発生器のブロッ
ク図である。第１０図に示されるように本実施例は、ひ
とつまたは複数のＰＬＡ１２１．１２２，１２３とＲＡ
Ｍ１０６を内蔵したＬＳＩ１０１の内部に、テストパタ
ーン発生器２００と、セレクタ１１１，１１２，１１３
と、データラッチ１３１，１３２，１３３を備えている
。またテストパターン発生器２００はカウンタ２０１を
備えている。
、第１１図は第１０図のテストパターン発生器のブロッ
ク図である。第１０図に示されるように本実施例は、ひ
とつまたは複数のＰＬＡ１２１．１２２，１２３とＲＡ
Ｍ１０６を内蔵したＬＳＩ１０１の内部に、テストパタ
ーン発生器２００と、セレクタ１１１，１１２，１１３
と、データラッチ１３１，１３２，１３３を備えている
。またテストパターン発生器２００はカウンタ２０１を
備えている。
第１０図、第１１図において、テスト制御信号３３．３
４によりＰＬＡのテスト動作を開始する。
４によりＰＬＡのテスト動作を開始する。
どのＰＬＡをテストするかはテスト制御信号３３により
制御される。以下ＰＬＡ１２１のテスト動作を例にとっ
て説明する。
制御される。以下ＰＬＡ１２１のテスト動作を例にとっ
て説明する。
カウンタ２０１はテスト制御信号３３のひとつであるリ
セット信号３３２によりリセットされる。
セット信号３３２によりリセットされる。
次にテスト制御信号３３のひとつであるカウンタクロッ
ク３３１によりカウンタ２０１が動作しＰＬＡテスト入
力パターン４１を発生する。セレクタ１１１にはＰＬＡ
テスト入力パターン４１と通常ＰＬＡ入力１１が入力さ
れ、テスト制御信号３３によりＰＬＡテスト入力パター
ン４１が選択される。ＰＬＡ１２１はＰＬＡテスト入力
パターン４１を入力とし、ＰＬＡ出力２１を出力する。
ク３３１によりカウンタ２０１が動作しＰＬＡテスト入
力パターン４１を発生する。セレクタ１１１にはＰＬＡ
テスト入力パターン４１と通常ＰＬＡ入力１１が入力さ
れ、テスト制御信号３３によりＰＬＡテスト入力パター
ン４１が選択される。ＰＬＡ１２１はＰＬＡテスト入力
パターン４１を入力とし、ＰＬＡ出力２１を出力する。
ＰＬＡ出力２１はデータラッチ１３１でラッチされ、テ
スト制御信号３３により内部データバス１０９に出力さ
れる。テスト制御信号３４により内蔵ＲＡＭのアドレス
と内蔵ＲＡＭ書き込み信号が生成され、内部データ／Ｑ
ス１０９上のＰＬＡｆｆｌ力が内蔵ＲＡＭに書き込まれ
る。
スト制御信号３３により内部データバス１０９に出力さ
れる。テスト制御信号３４により内蔵ＲＡＭのアドレス
と内蔵ＲＡＭ書き込み信号が生成され、内部データ／Ｑ
ス１０９上のＰＬＡｆｆｌ力が内蔵ＲＡＭに書き込まれ
る。
この動作を繰り返すことによりＰＬＡ１２１の全てのＰ
ＬＡテスト入力パターン４１に対するＰＬＡ出力２１が
内蔵ＲＡＭに書き込まれる。同様にしてＰＬＡ１２２，
１２３のＰＬＡ出力２２゜２３が内蔵ＲＡＭに書き込ま
れる。次にテスト制御信号３４により内蔵ＲＡＭから内
部データバス１０９への内蔵ＲＡＭ呼び出し信号と外部
データバス１０９へのデータ出力制御信号が生成され、
これにより内蔵ＲＡＭ上のＰＬＡ出力データが内部デー
タバス１０９に呼び出され、ハスインターフェース回路
１０７．入出力バッファ１０８を介し外部データバスに
出力される。このデータを解析することによりＰＬＡの
テストが行える。
ＬＡテスト入力パターン４１に対するＰＬＡ出力２１が
内蔵ＲＡＭに書き込まれる。同様にしてＰＬＡ１２２，
１２３のＰＬＡ出力２２゜２３が内蔵ＲＡＭに書き込ま
れる。次にテスト制御信号３４により内蔵ＲＡＭから内
部データバス１０９への内蔵ＲＡＭ呼び出し信号と外部
データバス１０９へのデータ出力制御信号が生成され、
これにより内蔵ＲＡＭ上のＰＬＡ出力データが内部デー
タバス１０９に呼び出され、ハスインターフェース回路
１０７．入出力バッファ１０８を介し外部データバスに
出力される。このデータを解析することによりＰＬＡの
テストが行える。
第１２図に第１０図のテスト動作時の信号タイミングを
示す。テスト人力３１のＡＡＡＡ、ＢＢＢＥ、ＣＣＣＣ
はそれぞれＰＬＡ出力２１．内部データバス及び外部デ
ータバスのａａａａ、ｂｂｂｂ、ｃｃｃｃに対応してい
る。また、内部データバスのａａａａ、ｂｂｂｂ、ｃｃ
ｃｃはそれぞれＸＸＸＸ、ＹＹＹＹ、ＺＺＺＺで示され
るアドレスに対応しており、内蔵ＲＡＭ書き込み及び読
み出し信号により内蔵ＲＡＭの書き込み及び読み出しが
行われる。
示す。テスト人力３１のＡＡＡＡ、ＢＢＢＥ、ＣＣＣＣ
はそれぞれＰＬＡ出力２１．内部データバス及び外部デ
ータバスのａａａａ、ｂｂｂｂ、ｃｃｃｃに対応してい
る。また、内部データバスのａａａａ、ｂｂｂｂ、ｃｃ
ｃｃはそれぞれＸＸＸＸ、ＹＹＹＹ、ＺＺＺＺで示され
るアドレスに対応しており、内蔵ＲＡＭ書き込み及び読
み出し信号により内蔵ＲＡＭの書き込み及び読み出しが
行われる。
第１３図は本発明の第４の実施例のテストパターン発生
器を示す図である。第１３図に示されるように本実施例
のテストパターン発生器２００はＲＡＭ２０２を備えて
いる。その他の構成要素は第３の実施例と同じである。
器を示す図である。第１３図に示されるように本実施例
のテストパターン発生器２００はＲＡＭ２０２を備えて
いる。その他の構成要素は第３の実施例と同じである。
第１０図、第１３図において、テスト制御信号３３．３
４によりＰＬＡのテスト動作を開始する。
４によりＰＬＡのテスト動作を開始する。
ＲＯＭ２０２にはＰＬＡテスト入力パターンが予め書き
込まれており、テスト制御信号３３のひとつであるアド
レス３３３と読み出し信号３３４によりＲＯＭ２０２か
らＰＬＡテスト入力パターン４１が読み出される。その
後の動作は第３の実施例と同じである。
込まれており、テスト制御信号３３のひとつであるアド
レス３３３と読み出し信号３３４によりＲＯＭ２０２か
らＰＬＡテスト入力パターン４１が読み出される。その
後の動作は第３の実施例と同じである。
第１４図にテスト動作時の信号タイミングを示す。テス
ト人力３１のＡＡＡＡ、ＢＢＢＢ、ＣＣＣＣはそれぞれ
ＰＬＡ出力２１．内部データバス１０９及び外部データ
バスのａａａａ、ｂｂｂｂ、ｃｃｃｃに対応している。
ト人力３１のＡＡＡＡ、ＢＢＢＢ、ＣＣＣＣはそれぞれ
ＰＬＡ出力２１．内部データバス１０９及び外部データ
バスのａａａａ、ｂｂｂｂ、ｃｃｃｃに対応している。
また、テスト人力３１のＡＡＡＡ、ＢＢＢＢ、ＣＣＣＣ
はテストＲＯＭ７ドレス３３３のＵＵＵＵ、ＶＶＶＶ、
ＷＷＷＷに、内部データバスのａａａａ、ｂｂｂｂ。
はテストＲＯＭ７ドレス３３３のＵＵＵＵ、ＶＶＶＶ、
ＷＷＷＷに、内部データバスのａａａａ、ｂｂｂｂ。
ＣＣＣＣはＸＸＸＸ、ＹＹＹＹ、ＺＺＺＺで示されるア
ドレスに対応しており、内蔵ＲＡＭ書き込み及び読み出
し信号により内蔵ＲＡＭの書き込み及び読み出しが行わ
れる。
ドレスに対応しており、内蔵ＲＡＭ書き込み及び読み出
し信号により内蔵ＲＡＭの書き込み及び読み出しが行わ
れる。
本実施例はテストパターン発生器２００ノＲＯＭ２０２
にあらかじめ必要なＰＬＡテスト入力パターンのみをＲ
ＯＭ２０２に書き込んでおくことにより、不必要なＰＬ
Ａテスト入力パターンでテストすることがなく、テスト
の効率が良いという利点を有する。
にあらかじめ必要なＰＬＡテスト入力パターンのみをＲ
ＯＭ２０２に書き込んでおくことにより、不必要なＰＬ
Ａテスト入力パターンでテストすることがなく、テスト
の効率が良いという利点を有する。
本発明は半導体集積回路にひとつまたは複数のＰＬＡと
ＲＡＭを内蔵することにより、通常動作時の出力信号と
テスト動作時のＰＬＡ出力信号を各動作に応じて選択す
る手段が不必要になり通常動作時の出力回路の性能が劣
化しないという効果がある。
ＲＡＭを内蔵することにより、通常動作時の出力信号と
テスト動作時のＰＬＡ出力信号を各動作に応じて選択す
る手段が不必要になり通常動作時の出力回路の性能が劣
化しないという効果がある。
第１図は本発明の第１の実施例のＬＳＩのブロック図、
第２図は第１図の内蔵ＲＡＭのアドレス空間の構成を示
す図、第３図は第１図のＰＬＡテスト入力パターン書き
込み動作のタイミングを示す図、第４図は第１図のテス
ト動作のタイミングを示す図、第５図は第１図のＰＬＡ
出力出力データ比し動作のタイミングを示す図、第６図
は本発明の第２の実施例の内蔵ＲＡＭのアドレス空間の
構成を示す図、第７図は第６図の実施例のＰＬＡテスト
入力パターン書き込み動作のタイミングを示す図、第８
図は第６図のテスト動作のタイミングを示す図、第８図
は第６図のテスト動作のタイミングを示す図、第９図は
第６図のＰＬＡ出力出力データ比し動作のタイミングを
示す図、第１０図は本発明の第３の実施例のＬＳＩのブ
ロック図、第１１図は第１０図のテストパターン発生回
路を示す図、第１２図は第１０図の回路の動作を示すタ
イミング図、第１３図は本発明の第４の実施例のテスト
パターン発生回路を示す図、第１４図は本発明の第１３
図の回路の動作を示すタイミング図、第１５図は従来の
半導体集積回路の一例を示す図、第１６図は第１５図の
回路の動作を示すタイミング図である。 １１．１２．１３・・・・・・通常ＰＬＡ入力、１４・
・・・・・通常入力信号、１５・・・・・・通常出力信
号、２１゜２２．２３・・・・・・ＰＬＡ出力、３１，
３２．３３・・・・・・テスト制御信号、４１・・・・
・・テスト入力（ＰＬＡテスト入力パターン）、１０１
・・・・・・ＬＳＬ １０２・・・・・・入力端子、１
０３・・・・・・出力端子、１０４・・・・・・入力バ
ッファ、１０５・・・・・・出力ハッファ、１０６・・
・・・・内蔵ＲＡＭ、１０７・・・・・・バスインター
フェース回路、１０８・・・・・・入出力バッファ、１
０９・・・・・・内部データハス、１１０・・・・・７
” −タハス、１１１゜１１２，１１３，１１４・・・
・・セレクタ、１２１゜１２２．１２３・・・・・・Ｐ
ＬＡ、１３１，１３２゜１３３・・・・・データラッチ
、１４１，１４２，１４３・・・・・・データラッチ、
２００・・・・・・テストパターン発生器、２０１・・
・：・・カウンタ、２０２・・・・・・ＲＯＭ、３３１
・・・・・・カウンタクロック、３３２・・・・・リセ
ット信号、３３３・・・・・アドレス、３３４・・・・
・・読み比し信号。 代理人 弁理士 内 原 晋 肩 ２ 又 システム・クロック −ｖ−１−−Ｖ−ｙ−−Ｖ−ノー
ーＹ−ｌ−彌 ５ 図 ・システム・クロック −Ｖ−１−１■−ｊ−ハい−Ｉ
−ハＪ嘉 ９ 叉 ＰＬＡテスト人カバターン へ ｒＩｌ−か くム −４Ｊべ 参 〇、Ｉ）。 べ 、へ
第２図は第１図の内蔵ＲＡＭのアドレス空間の構成を示
す図、第３図は第１図のＰＬＡテスト入力パターン書き
込み動作のタイミングを示す図、第４図は第１図のテス
ト動作のタイミングを示す図、第５図は第１図のＰＬＡ
出力出力データ比し動作のタイミングを示す図、第６図
は本発明の第２の実施例の内蔵ＲＡＭのアドレス空間の
構成を示す図、第７図は第６図の実施例のＰＬＡテスト
入力パターン書き込み動作のタイミングを示す図、第８
図は第６図のテスト動作のタイミングを示す図、第８図
は第６図のテスト動作のタイミングを示す図、第９図は
第６図のＰＬＡ出力出力データ比し動作のタイミングを
示す図、第１０図は本発明の第３の実施例のＬＳＩのブ
ロック図、第１１図は第１０図のテストパターン発生回
路を示す図、第１２図は第１０図の回路の動作を示すタ
イミング図、第１３図は本発明の第４の実施例のテスト
パターン発生回路を示す図、第１４図は本発明の第１３
図の回路の動作を示すタイミング図、第１５図は従来の
半導体集積回路の一例を示す図、第１６図は第１５図の
回路の動作を示すタイミング図である。 １１．１２．１３・・・・・・通常ＰＬＡ入力、１４・
・・・・・通常入力信号、１５・・・・・・通常出力信
号、２１゜２２．２３・・・・・・ＰＬＡ出力、３１，
３２．３３・・・・・・テスト制御信号、４１・・・・
・・テスト入力（ＰＬＡテスト入力パターン）、１０１
・・・・・・ＬＳＬ １０２・・・・・・入力端子、１
０３・・・・・・出力端子、１０４・・・・・・入力バ
ッファ、１０５・・・・・・出力ハッファ、１０６・・
・・・・内蔵ＲＡＭ、１０７・・・・・・バスインター
フェース回路、１０８・・・・・・入出力バッファ、１
０９・・・・・・内部データハス、１１０・・・・・７
” −タハス、１１１゜１１２，１１３，１１４・・・
・・セレクタ、１２１゜１２２．１２３・・・・・・Ｐ
ＬＡ、１３１，１３２゜１３３・・・・・データラッチ
、１４１，１４２，１４３・・・・・・データラッチ、
２００・・・・・・テストパターン発生器、２０１・・
・：・・カウンタ、２０２・・・・・・ＲＯＭ、３３１
・・・・・・カウンタクロック、３３２・・・・・リセ
ット信号、３３３・・・・・アドレス、３３４・・・・
・・読み比し信号。 代理人 弁理士 内 原 晋 肩 ２ 又 システム・クロック −ｖ−１−−Ｖ−ｙ−−Ｖ−ノー
ーＹ−ｌ−彌 ５ 図 ・システム・クロック −Ｖ−１−１■−ｊ−ハい−Ｉ
−ハＪ嘉 ９ 叉 ＰＬＡテスト人カバターン へ ｒＩｌ−か くム −４Ｊべ 参 〇、Ｉ）。 べ 、へ
Claims (1)
- 【特許請求の範囲】 １、内蔵するひとつまたは複数のプログラマブルロジッ
クアレーにテスト制御信号により制御されるセレクタを
介して通常ＰＬＡ入力信号から切換えてテスト入力を入
力して前記プログラマブルロジックアレーをテストする
半導体集積回路において、前記プログラマブルロジック
アレーをテストするためのテスト入力パターンを発生す
る手段と、前記テスト入力パターンに対する前記プログ
ラマブルロジックアレーの出力信号を書き込むＲＡＭと
、前記ＲＡＭにより書き込まれた前記出力信号を前記外
部に読み出す手段とを有することを特徴とする半導体集
積回路。 ２、ひとつまたは複数のプログラマブルロジックアレー
と、ＲＡＭを内蔵し、前記プログラムロジックアレーを
テストするためのテスト入力パターンを外部から前記Ｒ
ＡＭに書き込む手段と、前記テスト入力パターンを前記
ＲＡＭから読み出し前記プログラマブルロジックアレー
へ入力する手段と、前記テスト入力パターンに対する前
記プログラマブルアレーの出力信号を前記ＲＡＭに書き
込む手段と、前記出力信号を外部に出力する手段と、通
常動作とテスト動作とを切り換える手段を有し、前記切
換手段により前記テスト動作に設定して前記プログラマ
ブルロジックアレーのテストを行うことを特徴とする半
導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2303445A JPH04175676A (ja) | 1990-11-08 | 1990-11-08 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2303445A JPH04175676A (ja) | 1990-11-08 | 1990-11-08 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04175676A true JPH04175676A (ja) | 1992-06-23 |
Family
ID=17921081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2303445A Pending JPH04175676A (ja) | 1990-11-08 | 1990-11-08 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04175676A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5870043A (en) * | 1996-06-27 | 1999-02-09 | Nec Corporation | Pla dac circuit employing a test function |
-
1990
- 1990-11-08 JP JP2303445A patent/JPH04175676A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5870043A (en) * | 1996-06-27 | 1999-02-09 | Nec Corporation | Pla dac circuit employing a test function |
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