JPH04176099A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野〕 この発明は、半導体記憶装置に関し、より特定的には、
各メモリセルのテストが可能な半導体記憶装置に関する
。

［従来の技術］ 第５図は、ラインモードテスト機能を有する６４にビッ
トの容量を持つ従来のダイナミック型半導体記憶装置の
メモリセルアレイ付近の構成を示す図である。ここで、
ラインモードテストとは、外部から入力されたテストデ
ータを一旦ラッチに蓄積し、その蓄積されたデータを用
いてメモリセルのテストを、各ワード線ごとに一括して
行なおうとするものである。このようなラインモードテ
ストは、たとえば有本氏らにより、１９８０年、Ｉｎｔ
ｅｒｎａｔｉｏｎａｌ　　５ｏｌｉｄ−Ｓｔａｔｅ　　
Ｃ４ｒｃｕｉｔｓ　　ＣｏｎｆｅｒｅｎｃｅｃＩｓｃｃ
）のＤｉｇｅｓｔ　　ｏｆ　　Ｔｅｃｈｎｉｃ’ａｌ　
　Ｐａｐｅｒｓ　　ｐ２４４〜２４５に報告されている
。

第５図において、メモリセルＭＣは、ワード線ＷＬとビ
ット線対ＢＬおよびＢＬの交点に互い違いに配置されて
いる。第５図における６４にビットダイナミック型半導
体記憶装置では、ワード線ＷＬが２５６本、ビット線対
ＢＬおよびＢＬが２５６ペア準備されている。第５図に
おける６４にビットダイナミック型半導体記憶装置は、
ロウデコーダ１とワードドライバ２およびコラムデコー
ダ３によって任意のワード線と任意のビット線対とを選
択することにより、任意のメモリセルを選択し、その選
択したメモリセルに対して情報の書込みおよび読出しを
行なうことができる。

第５図を参照して、ラインモードテストの動作を以下に
説明する。

まず、テストデータをメモリセルに書込む動作について
説明する。

ダイナミック型半導体記憶装置のメモリセルのテストは
、基本的には、メモリセルに蓄積された情報と期待値と
を比較することにより行なわれる。

第５図の場合、テストデータは、外部からＩ１０線４．
Ｉ／Ｃ線５を介して半導体記憶装置の内部に入力される
。入力されたテストデータは、コラムデコーダ３により
Ｎチャネルトランジスタからなるトランスファゲート８
を選択的にオン状態にすることにより、選択されたラッ
チノードＮＡ。

ＮＢに伝達される。この伝達された情報は、ラッチ回路
６に一旦蓄積される。ラッチ回路６に一旦蓄積された情
報が、テスト時の期待値となる。また、このとき、信号
ＴＲはＬレベルのため、Ｎチャネルトランジスタからな
るトランスファゲート７は、オン状態となっている。そ
のため、ラッチ６に蓄積された情報は、メモリセル側に
伝達されない。

ラッチ回路６に情報を蓄積する上記過程は、コラムデコ
ーダ３により、選択するラッチノードＮＡ、ＮＢを順次
変更して繰り返される。このようにして各ビット線対Ｂ
Ｌ、ＢＬに接続されるすべてのラッチ回路６にテストデ
ータが蓄積される。

次に、信号ＴＲがＨレベルに立上げられ、Ｎチャネルト
ランジスタからなるトランスファゲート７がオン状態に
される。また、ロウデコーダ１とワードドライバ２は、
２５６本のワード線の中から１本の任意のワード線ＷＬ
を選択し、その選択したワード線の電位をＨレベルに立
上げる。その結果、選択された任意のワード線ＷＬに接
続されるすべてのメモリセルＭＣに各ラッチ回路６に蓄
積された情報が書込まれる。

ラッチ回路６からメモリセルＭＣに情報を書込む上記の
過程は、ロウデコーダ１とワードドライバ２により、選
択するワード線を順次変更して繰り返される。このよう
にしてすべてのメモリセルＭＣにテストデータが書込ま
れる。

次に、メモリセルに蓄積されたテストデータの読出し動
作と、この読出されたデータと期待値との比較動作とに
ついて説明する。

ロウデコーダ１とワードドライバ２は、任意のワード線
ＷＬを選択し、その選択したワード線の電位をＨレベル
に立上げる。これにより、選択された任意のワード１ｊ
ＷＬに接続されるすべてのメモリセルＭＣから各ビット
線対ＢＬ、ＢＬに、各メモリセルＭＣに蓄積されたテス
トデータが読出される。この読出されたデータは、各セ
ンスアンプ９により増幅される。

次に、信号ＴＲがＬレベルのままで信号ＬＴＥがＨレベ
ルに立上げられる。これにより、Ｎチャネルトランジス
タからなるトランスファゲート１０がオン状態とされる
。そのため、各メモリセルＭＣから読出された情報は、
各ビット線対ＢＬ。

ＢＬに設けられた各比較器１１に伝達される。各比較器
１１には、各ラッチ回路６に蓄積された情報（期待値）
がノードＮＡ、ＮＢを介して伝達されている。

各比較器１１において、メモリセルＭＣから読出された
情報とラッチ回路６に蓄積された情報とが比較され、そ
の比較結果がエラー検出ラインＬＴＳに出力される。

第６図は、第５図におけるラッチ回路６と比較器１１の
付近の構成を示す回路図である。この第６図を参照して
、第５図に示す従来の半導体装置装置のラインモードテ
スト時の動作をより詳細に説明する。

Ｉ１０線４．’Ｉ１０線５を介して外部から入力された
テストデータは、コラムデコーダ３から出力されるコラ
ムデコード信号Ｙｉ　　（ｉ＝１〜ｎ）によってオン状
態とされたトランスファゲート８を介して、選択された
ラッチノードＮＡ、ＮＢに伝達される。ラッチノードＮ
Ａ、ＮＢに伝達されたテストデータは、Ｎチャネルトラ
ンジスタ１２゜１３とＰチャネルトランジスタ１４．１
５とにより構成されるレシオ型のラッチ回路６に蓄積さ
れる。

また、テスト時において、信号ＴＲがＬレベルのままで
信号ＬＴＥがＨレベルに立上げられると、Ｎチャネルト
ランジスタからなるトランスファゲート１０がオン状態
になるため、メモリセルＭＣから読出された情報は、そ
のメモリセルに接続された比較器１１に伝達される。こ
のとき、ノードＮＡの電位はＨレベルで、ノードＮＢの
電位はＬレベルであるとする。したがって、Ｎチャネル
トランジスタ２３はオン状態、Ｎチャネルトランジスタ
２４はオフ状態となっている。また、ノードＮＣの電位
は信号ＬＴＲによってＮチャネルトランジスタ２５をオ
ン状態にすることにより予めＬレベルに設定されている
。また、エラー検出ラインＬＴＳは予めＨレベルに設定
されている。

メモリセルＭＣから正しいデータが読比された場合、ノ
ードＮＥの電位はＨレベル、ノードＮＦの電位はＬレベ
ルとなる。これらノードＮＥ、ＮＦに読出されたデータ
は、トランスファゲート１０を介して比較器１１に伝達
される。しかし、前述したよ・うに、Ｎチャネルトラン
ジスタ２３はオン状態、Ｎチャネルトランジスタ２４は
オフ状態′となっているため、ノードＮＣの電位はＬレ
ベルのまま変化しない。そのため、Ｎチャネルトランジ
スタ２６はオフ状態のままであり、エラー検出ラインＬ
ＴＳのノードＮＤの電位はＨレベルのままである。

逆に、メモリセルＭＣから誤ったデータが読出された場
合、ノードＮＥの電位はＬレベル、ノードＮＦの電位は
Ｈレベルとなる。この場合、ノードＮＦのＨレベルデー
タがトランスファゲート１０およびＮチャネルトランジ
スタ２３を介してノードＮＣに伝達される。そのため、
ノードＮＣの電位はＬレベルからＨレベルに変化する。

その結果、Ｎチャネルトランジスタ２６はオン状態とな
り、エラー検出ラインＬＴＳのノードＮＤの電位はＬレ
ベルに下降する。したがって、エラー検出ラインＬＴＳ
の電位がＨレベルからＬレベルに変化することにより、
メモリセルのエラーを検出することができる。

第６図を参照して、１組のビット線対についての比較動
作を説明したが、上記比較動作は、すべてのビット線対
で同時に行なわれる。そのため、１ワード線に属する複
数のメモリセルのうち１個でも誤ったデータがメモリセ
ルから読出された場合、エラー検出ラインＬＴＳのノー
ドＮＤの電位はＬレベルに下降する。

なお、信号ＩＯＰとＮチャネルトランジスタ１８．１９
はビット線対ＢＬ、ＢＬを一定電位に設定するための回
路であり、信号５ＩＯＥＱとＮチャネルトランジスタ２
０はビット線対ＢＬ、ＢＬをイコライズするための回路
である。

第７図は、第５図に示す６４にビットダイナミック型半
導体記憶装置において上記のようなラインモードテスト
を実行する場合の動作を示すフローチャートである。

第７図を参照して、まず、外部から入力されたテストデ
ータが各ラッチ回路６にラッチされる（ステップＳｌ）
。続いて、任意の１本のワード線ＷＬに接続される２５
６個のメモリセルＭＣに一括して各ラッチ回路６にラッ
チされたテストデータが書込まれる（ステップＳ２）。

書込み動作は、ワード線が２５６本あるため、２５６回
繰り返される（ステップＳ３）。その後、任意の１本の
ワード線に接続される２５６個のメモリセルＭＣから一
括してデータが読出され、対応のラッチ回路６にラッチ
された期待値と比較される（ステップＳ４．５）。読出
し動作、比較動作もワード線が２５６本あるため、２５
６回繰り返される（ステップＳ６）。このとき、すべて
の比較動作において、メモリセルＭ　Ｃから読出された
データとラッチ回路６から伝達された期待値とが一致し
た場合、ラインモードテストは終了する（ステップＳ７
）。しかし、１回でもメモリセルＭＣから読出されたデ
ータとラッチ回路６から伝達された期待値とが不一致で
あった場合、エラーフラグが検出される（ステップＳ８
）。

［発明が解決しようとする課題］ 従来の半導体記憶装置は、以上のように構成されている
ので、ラインモードテストを実行した場合、エラーフラ
グは、ワード線ごとに出力される。

そのため、エラーメモリセルのコラムアドレスを知るた
めには、エラーフラグの検出されたワード線に属するメ
モリセル個々について再び外部からテストデータを書込
み、読出して外部テスタにより期待値と比較する必要が
あった。すなわち、従来の半導体記憶装置は、エラーを
生じているメモリセルのロウアドレスは容易に知ること
ができるが、コラムアドレスを知るために、煩雑な作業
を必要とし、エラーを生じているメモリセルの特定に長
時間を必要とするという問題点があった。

それゆえに、この発明は、ラインモードテストを実行し
た場合、エラーメモリセルのコラムアドレスを容易に検
出することのできる半導体記憶装置を提供することを目
的とする。

［課題を解決するための手段］ この発明に係る半導体記憶装置は、複数のワード線と、
これらワード線と交差して配置された複数のビット線対
と、ワード線とビット線対との各交点に配置された複数
のメモリセルとを備えており、各メモリセルのテストが
可能である。さらに、この発明に係る半導体記憶装置は
、テストデータ書込み手段と、テストデータ読出し手段
と、複数の比較手段と、比較結果出力手段とを備えてい
る。

テストデータ書込み手段は、メモリセルのすべてにテス
トデータを書込む。テストデータ読出し手段は、ワード
線を順次選択して各ワード線ごとにメモリセルからテス
トデータを読出す。各比較手段は、テストデータ続出し
手段によって読出された１ワード線分のテストデータと
予め定められた期待値とを各ビット線対別に比較する。

比較結果出力手段は、各比較手段の比較結果を個別に読
出して外部に出力する。

［作用］ この発明においては、各ワード線ごとにメモリセルから
読出されたテストデータが複数の比較手段によって各ワ
ード線ごとに一括してテストされる。さらに、比較結果
出力手段が各比較手段の比較結果を個別に読出して外部
に出力することにより、１本のワード線に属する複数の
メモリセルのうちどのメモリセルにエラーが生じている
かを検出することができる。

［実施例コ 第１図は、この発明の第１の実施例である６４にビット
ダイナミック型半導体記憶装置のメモリセルアレイ付近
の構成を示す図である。この第１図の実施例では、各ビ
ット線対ＢＬ、ＢＬごとにラッチ回路２７が設けられて
いる。各ラッチ回路２７は、対応する比較器１１の比較
結果をラッチする。各ラッチ回路２７のラッチデータは
、Ｎチャネルトランジスタからなるトランスファゲート
２８を介してＩ１０線４．Ｉ１０線５に読出される。各
トランスファゲートの開閉は、コラムデコーダ３から出
力されるラインモードテスト時のコラム選択信号ＬＴＹ
ｉ　（ｉ＝１〜ｎ）によって制御される。第１図の実施
例におけるその他の構成は、第５図に示す従来の半導体
記憶装置と同様であり、相当する部分には同一の参照番
号を付し、その説明を省略する。

次に、第１図に示す実施例の動作について説明する。第
１図の実施例では、各比較器１１から出力されるエラー
情報が各ラッチ回路２７に一旦ラッチされる。そのため
、コラムデコーダ３から信号ＬＴＹｉを順次活性化する
ことにより、ラッチ回路２７にラッチされたエラー情報
がＩ１０線対４．５に順次伝達される。なお、ラインモ
ードテストにおけるその他の動作は、第５図に示す従来
の半導体記憶装置のそれと同様であり、その詳しい説明
は省略する。

第２図は、第１図に示すダイナミック型半導体記憶装置
のラッチ回路６．比較器１１およびラッチ回路２７の回
路構成を示す図である。ラッチ回路６および比較器１１
の動作については、従来例ですでに説明しであるので、
以下にはラッチ回路２７の動作について説明する。

ラインモードテスト実行前、信号ＬＴＰをＨレベルに立
上げることによりＮチャネルトランジスタ３５，３６．
３７がオン状態とされる。これにより、ノードＮＧおよ
びノードＮＨの電位は、ある電位、たとえば電源電位Ｖ
ｃｃの２分の１の電位Ｖ　ｃ　ｃ　／　２に設定され、
かつイコライズされる。

イコライズ動作の終了後、信号ＬＴＰはＬレベルに立下
げられる。

ラインモードテスト実行時、メモリセルＭＣから読出さ
れたデータとラッチ回路６に蓄積されていたデータ（期
待値）とが一致すれば、ノードＮＣの電位はＬレベルと
なっている。この状態で信号ＬＴＤをＨレベルに立下げ
ることにより、トランスファゲート３８がオン状態とな
り、ノードＮＨの電位は下降する。この後、信号ＬＴＤ
をＬレベルに立下げることにより、トランスファゲート
３８がオフ状態となり、ノードＮＨとノードＮＣは分離
される。そして、信号ＣＲＥをＨレベルに立下げ、信号
ＣＲＥと逆相の信号ＣＲＥをＬレベルに立下げることに
より、トランジスタ２９，３０かオン状態にされる。そ
の結果、トランジスタ３１．３２．３３．３４で構成さ
れるレシオ型ラッチ回路が活性化され、ノードＮＧおよ
びノードＮＨの中で相対的に電位の高い状態にあるノー
ドＮＧの電位が電源電位まで上昇され、相対的に電位の
低い状態にあるノードＮＨの電位が接地電位まで下降さ
れる。そして、ラインモードテスト時のコラム選択信号
ＬＴＹｉをＨレベルに立下げることにより、トランスフ
ァゲート２８がオン状態になり、Ｉ１０線４にＨレベル
が、Ｉ１０線５にＬレベルが伝達される。

一方、メモリセルＭＣから読出されたデータとラッチ回
路６に蓄積されていた期待値とが不一致であれば、ノー
ドＮＣの電位はＨレベルとなっている。この状態で信号
ＬＴＤをＨレベルに立上げることにより、トランスファ
ゲート３８がオン状態となり、ノードＮＨの電位は上昇
する。この後、信号ＬＴＤをＬレベルに立下げることに
より、トランスファゲート３８がオフ状態となり、ノー
ドＮＨとノードＮＣは分離される。そして、信号ＣＲＥ
をＨレベルに立上げ、信号ＣＲＥと逆相の信号ＣＲＥを
Ｌレベルに立下げることにより、トランジスタ２９．３
０がオン状態にされる。これにより、トランジスタ３１
，３２．３３．３４で構成されるレシオ型ラッチ回路が
活性化され、ノードＮＧおよびノードＮＨの中で相対的
に電位の高い状態にあるノードＮＨの電位が電源電位ま
で上昇され、相対的に電位の低い状態にあるノードＮＧ
の電位が接地電位まで下降される。そして、ラインモー
ドテスト時のコラム選択信号ＬＴＹｉをＨレベルにする
ことにより、トランスファゲート２８がオン状態になり
、Ｉ１０線４にＬレベルが、Ｉ１０線５にＨレベルが伝
達される。

したがって、ラインモードテスト実行時、エラー検出ラ
インＬＴＳにエラーフラグが出力された場合、ラインモ
ードテスト時のコラム選択信号ＬＴＹｊを各コラム順次
に活性化、すなわちＨレベルにすることにより、各ラッ
チ回路２７に蓄積されている各比較器１１の比較結果を
各コラム順次に出力することができる。その結果、エラ
ーが生じているメモリセルのコラムアドレスを容易に特
定することができる。すなわち、あるメモリセルＭＣに
ついてテスト結果が正しければＩ　１０Ｍ４にＨレベル
が、Ｉ１０線５にＬレベルが出力され、エラーが生じて
いればＩ１０線４にＬレベルが、「７喝線５にＨレベル
が出力される。

第３図は、第１図に示すダイナミック型半導体記憶装置
のラインモードテスト実行時の動作を示すフローチャー
トである。この第３図で第７図の従来装置におけるフロ
ーチャートと相違するのは、比較時において、エラーフ
ラグが出力された場合（ステップＳ８）、それぞれの比
較結果を蓄積したラッチ回路２７から比較結果を読出す
ステップ（ステップＳ９，１０）が追加された点である
。

第４図は、この発明の第２の実施例に係る６４にビット
ダイナミック型半導体記憶装置のメモリセルアレイ付近
の構成を示す図である。この第４図の実施例では、第１
図および第２図に示す実施例におけるラッチ回路２７は
設けられておらず、それに代えてＮチャネルトランジス
タ３９および４０と、エラー検出ラインＬＴＬ４１とが
設けられている。Ｎチャネルトランジスタ３つおよび４
０は、各ビット線対ごとに設けられており、それぞれは
エラー検出ライン４１と接地との間に直列に接続されて
介挿されている。Ｎチャネルトランジスタ３９のゲート
は、比較器１１におけるノードＮＣに接続されている。

Ｎチャネルトランジスタ４０のゲートには、ラインモー
ドテスト時のコラム選択信号ＬＴＹｉが与えられる。第
４図に示す実施例のその他の構成は、第１図および第２
図に示す実施例と同様であり、相当する部分には同一の
参照番号を付し、その説明を省略する。

次に、第４図に示す実施例の動作を説明する。

まず、エラー検出ラインＬＴＬ４１は、予めＨレベルに
プリチャージされている。比較時において、メモリセル
ＭＣから読出されたデータとラッチ回路６に蓄積されて
いた期待値とが一致した場合、比較器１１におけるノー
ドＮＣの電位はＬレベルになる。そのため、Ｎチャネル
トランジスタ３９はオフ状態となっている。一方、メモ
リセルＭＣから読出されたデータとラッチ回路６に蓄積
されている期待値とが不一致の場合、すなわちメモリセ
ルＭＣにエラーが生じている場合は、比較器１１におけ
るノードＮＣの電位がＨレベルになる。

そのため、Ｎチャネルトランジスタ３９がオン状態とな
る。したがって、エラー検出ラインＬＴＳからエラーフ
ラグが出力されたときに、ラインモードテスト時のコラ
ム選択信号ＬＴＹｉを順次Ｈレベルに活性化することに
より、各比較器１１の比較結果が順番にエラー検出ライ
ンＬＴＬ４１に出力される。

すなわち、コラム選択信号ＬＴＹｉにより選択されるコ
ラムにおけるメモリセルＭＣにエラーが生じていない場
合は、Ｎチャネルトランジスタ３９はオフ状態であるた
め、エラー検出ラインＬＴＬ４１の電位はＨレベルにプ
リチャージされたままである。一方、コラム選択信号Ｌ
ＴＹｉにより選択されるコラムにおけるメモリセルＭＣ
にエラーが生じていた場合は、Ｎチャネルトランジスタ
３９および４０がともにオン状態となるため、エラー検
出ラインＬＴＬ４１の電位がＨレベルからＬレベルに下
降する。したがって、エラー検出ラインＬＴＬ４１がＨ
レベルからＬレベルに下降するときのコラム選択信号Ｌ
ＴＹｉのコラムアドレスを知ることにより、エラーメモ
リセルのコラムアドレスを検出することができる。

なお、コラム選択信号ＬＴＹｉによって各コラムごとの
テスト結果出力が終了するごとにエラー検出ラインＬＴ
Ｌ４１をＨレベルに立上げれば、１本のワード線につい
て複数のメモリセルにエラーが生じている場合であって
も、各エラーメモリセルのコラムアドレスを検出するこ
とができる。

なお、この明細書では、−例として６４にビットのダイ
ナミック型半導体記憶装置についての実施例を示したが
、この発明はその他の記憶容量を有する半導体記憶装置
にも適用できることは勿論である。

［発明の効果］ 以上のように、この発明によれば、各ワード線ごとに複
数のメモリセルのテストを一括的に行なえるとともに、
エラーが生じた場合は各メモリセル個々についてエラー
の有無を検出することができるため、外部テスタで個々
のメモリセルのデータを比較することなく、エラーの生
じているメモリセルのアドレスを容易かつ迅速に検出す
ることができる。

【図面の簡単な説明】

第１図は、この発明の第１の実施例に係るダイナミック
型半導体記憶装置のメモリセルアレイ付近の構成を示す
図である。 第２図は、第１図に示すダイナミック型半導体記憶装置
のラッチ回路６．比較器１１およびラッチ回路２７の回
路構成を示す図である。 第３図は、第１図に示す実施例のラインモードテスト実
行時における動作を示すフローチャートである。 第４図は、この発明の第２の実施例に係るダイナミック
型半導体記憶装置のメモリセルアレイ付近の構成を示す
図である。 第５図は、従来のダイナミック型半導体記憶装置のメモ
リセルアレイ付近の構成を示す図である。 第６図は、第５図に示す従来のダイナミック型半導体記
憶装置のラッチ回路６．比較器１１の回路構成を示す図
である。 第７図は、第５図に示す従来のダイナミック半導体記憶
装置のラインモードテスト実行時における動作を示すフ
ローチャートである。 図において、１はロウデコーダ、２はワードドライバ、
３はコラムデコーダ、ＷＬはワード線、ＢＬ、ＢＬはビ
ット線、６はラッチ回路、９はセンスアンプ、１１は比
較器、２７はラッチ回路、３９．４０はテスト結果出力
用のＮチャネルトランジスタを示す。 手続補正書（自発） 平成３年１０月１５日 １、事件の表示 平成２年特許願第３０５７０４号 ２、発明の名称 半導体記憶装置 ３　補正をする者 事件との関係　　特許出願人 住　所　　　　東京都千代田区丸の内皿丁目２番３号名
　称　　　　（６０１）三菱電機株式会社代表者　　志
岐守哉 ４、代理人 住　所　　　大阪市北区南森町２丁目１番２９号　住友
銀行南森町ビル電話　大阪（０６）３６１−２０２３（
代）５、　補正の対象 明細書の特許請求の範囲の欄 ６、　補正の内容 明細書の特許請求の範囲を別紙のとおり補正する。 以上 特許請求の範囲 複数のワード線と、前記ワード線と交差して配置された
複数のビット線対と、前記ワード線と前記ビット線対と
の各交点に配置された複数のメモリセルとを備え、各前
記メモリセルのテストが可能な半導体記憶装置であって
、 前記メモリセルのすべてにテストデータを書込むための
テストデータ書込み手段と、 前記ワード線を順次選択して各ワード線見筐舅するメモ
リセルごとに前記メモリセルからテストデータを読出す
ためのテストデータ続出し手段と、前記テストデータ読
出し手段によって読出された１ワード線分のテストデー
タと予め定められた期待値とを各前記ビット線対別に比
較する複数の比較手段と、 各前記比較手段の比較結果を個別にラッチ可能であり、
又、個別に読出して外部に出力するための比較結果出力
手段とを備える、半導体記憶装置。

Claims (1)

1. 【特許請求の範囲】 　複数のワード線と、前記ワード線と交差して配置され
   た複数のビット線対と、前記ワード線と前記ビット線対
   との各交点に配置された複数のメモリセルとを備え、各
   前記メモリセルのテストが可能な半導体記憶装置であっ
   て、 前記メモリセルのすべてにテストデータを書込むための
   テストデータ書込み手段と、 前記ワード線を順次選択して各ワード線ごとに前記メモ
   リセルからテストデータを読出すためのテストデータ読
   出し手段と、 前記テストデータ読出し手段によって読出された１ワー
   ド線分のテストデータと予め定められた期待値とを各前
   記ビット線対別に比較する複数の比較手段と、 各前記比較手段の比較結果を個別に読出して外部に出力
   するための比較結果出力手段とを備える、半導体記憶装
   置。