JPH04177439A - シングルチップ・マイクロコンピュータ - Google Patents
シングルチップ・マイクロコンピュータInfo
- Publication number
- JPH04177439A JPH04177439A JP2303447A JP30344790A JPH04177439A JP H04177439 A JPH04177439 A JP H04177439A JP 2303447 A JP2303447 A JP 2303447A JP 30344790 A JP30344790 A JP 30344790A JP H04177439 A JPH04177439 A JP H04177439A
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- Japan
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- memory space
- memory
- data
- internal
- logic
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- Pending
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- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 1
Landscapes
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はシングルチップφマイクロコンピュータに関し
、特にソフトウェアにより内部メモリ空間を外部メモリ
空間に置き換えることを可能とするメモリ空間の制御回
路に関する。
、特にソフトウェアにより内部メモリ空間を外部メモリ
空間に置き換えることを可能とするメモリ空間の制御回
路に関する。
シングルチップ・マイクロコンピュータは、データ処理
を行なう中央処理部に加え、プログラムや処理データ等
を記憶するメモリ部、外部とのデータのやりとりを行な
う入出力部などを単一の集積回路上に構成したものであ
り、ストアードプログラム制御の装置は、プログラムを
変えることによって各種の処理が実現できることから、
様々な分野で制御部品として利用されている。
を行なう中央処理部に加え、プログラムや処理データ等
を記憶するメモリ部、外部とのデータのやりとりを行な
う入出力部などを単一の集積回路上に構成したものであ
り、ストアードプログラム制御の装置は、プログラムを
変えることによって各種の処理が実現できることから、
様々な分野で制御部品として利用されている。
近年、集積回路技術の進歩に伴い、マイクロコンピュー
タの高性能化が進んでいる。これと同時に応用される装
置等も高機能なものが増えている。高機能な装置を制御
する為には、プログラム・メモリを多く必要とし、この
要求に答える為に内蔵プログラムメモリ容量の多い製品
が次々と開発されている。従って、使用可能なプログラ
ムメモリ領域が多い事が望まれている。
タの高性能化が進んでいる。これと同時に応用される装
置等も高機能なものが増えている。高機能な装置を制御
する為には、プログラム・メモリを多く必要とし、この
要求に答える為に内蔵プログラムメモリ容量の多い製品
が次々と開発されている。従って、使用可能なプログラ
ムメモリ領域が多い事が望まれている。
第５図に、従来のシングルチップ・マイクロコンピュー
タのメモリ空間マツプを示す。
タのメモリ空間マツプを示す。
第５図において、従来のシングルチップ・マイクロコン
ピュータとしては、内蔵された内部メモリ２２に対応し
た内部メモリ空間２３のみをプロダラムメモリ領域とす
るものや、内部メモリ空間２３に加え、外部メモリ２４
に対応する外部メモリ空間２５をもち、両方を合わせた
プログラムメモリ領域をもつもの、プログラムメモリを
内蔵せず外部メモリ２６に対応する外部メモリ空間２７
のみをプログラムメモリ領域とするもの（ＲＯＭＬＥＳ
Ｓ）等があった。
ピュータとしては、内蔵された内部メモリ２２に対応し
た内部メモリ空間２３のみをプロダラムメモリ領域とす
るものや、内部メモリ空間２３に加え、外部メモリ２４
に対応する外部メモリ空間２５をもち、両方を合わせた
プログラムメモリ領域をもつもの、プログラムメモリを
内蔵せず外部メモリ２６に対応する外部メモリ空間２７
のみをプログラムメモリ領域とするもの（ＲＯＭＬＥＳ
Ｓ）等があった。
このような従来のシングルチップ・マイクロコンピュー
タでは、メモリ空間を拡張する為、プログラムメモリの
アドレスのビット数を増やしたり、バンクの切り換えな
どを行っていた。しかし、従来の構成であると、追加す
るアドレス信号やバンク切換えの為の制御信号をマイク
ロコンピュータから出力する必要がある。この為、メモ
リ空間の拡張によって拡張前の端子機能の幾つかを失な
うことになる。また、マイクロコンピュータの外部にお
いても、アドレスデコーダのビット数を増加したり、バ
ンク切換えの信号を解読する回路を追加しなくてはなら
ないという問題点があった。
タでは、メモリ空間を拡張する為、プログラムメモリの
アドレスのビット数を増やしたり、バンクの切り換えな
どを行っていた。しかし、従来の構成であると、追加す
るアドレス信号やバンク切換えの為の制御信号をマイク
ロコンピュータから出力する必要がある。この為、メモ
リ空間の拡張によって拡張前の端子機能の幾つかを失な
うことになる。また、マイクロコンピュータの外部にお
いても、アドレスデコーダのビット数を増加したり、バ
ンク切換えの信号を解読する回路を追加しなくてはなら
ないという問題点があった。
本発明の目的は、前記問題点を解決し、端子機能の幾つ
かを失なうことなく、また特別の解読回路を追加せずに
メモリ空間を拡張できるようにしたシングルチップ・マ
イクロコンピュータを提供することにある。
かを失なうことなく、また特別の解読回路を追加せずに
メモリ空間を拡張できるようにしたシングルチップ・マ
イクロコンピュータを提供することにある。
本発明のシングルチップ・マイクロコンピュータの構成
は、内部メモリ空間と外部外部メモリ空間との境界を決
定するデータを記憶する手段と、この記憶データを用い
てメモリ空間の判定を修飾する手段とを備えていること
を特徴とする。
は、内部メモリ空間と外部外部メモリ空間との境界を決
定するデータを記憶する手段と、この記憶データを用い
てメモリ空間の判定を修飾する手段とを備えていること
を特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例のシングルチップ畳マイクロ
コンピュータを示すブロック図である。
コンピュータを示すブロック図である。
第１図において、本実施例のシングルチップ・マイクロ
コンピュータは、データ処理を行ない回路全体を制御す
る中央処理部１．処理データを記憶スルデータメモリ部
２．プログラムを記憶する内部プログラムメモリ部３．
外部とのデータのやりとりを行なう入出力部４．内部メ
モリ空間と外部メモリ空間との境界を決定するデータを
格納し制御信号を作るメモリ空間制御部５．内部クロッ
クを発生するクロック発生部６を含み、構成される。こ
こでクロック発生部６を除いた各部は内部バス７を介し
てデータの転送を行なう。また外部メモリ８は、外部バ
ス９を介して、入出力部４との間でデータのやりとりを
行なう。
コンピュータは、データ処理を行ない回路全体を制御す
る中央処理部１．処理データを記憶スルデータメモリ部
２．プログラムを記憶する内部プログラムメモリ部３．
外部とのデータのやりとりを行なう入出力部４．内部メ
モリ空間と外部メモリ空間との境界を決定するデータを
格納し制御信号を作るメモリ空間制御部５．内部クロッ
クを発生するクロック発生部６を含み、構成される。こ
こでクロック発生部６を除いた各部は内部バス７を介し
てデータの転送を行なう。また外部メモリ８は、外部バ
ス９を介して、入出力部４との間でデータのやりとりを
行なう。
第２図に、第１図の実施例のメモリ空間制御部５の詳細
な回路図を示す。第３図に、従来例のメモリ空間制御部
の詳細な回路図を示す。第４図に第１図の実施例のメモ
リ空間マツプを示す。第５図に従来例のメモリ空間マツ
プを示す。
な回路図を示す。第３図に、従来例のメモリ空間制御部
の詳細な回路図を示す。第４図に第１図の実施例のメモ
リ空間マツプを示す。第５図に従来例のメモリ空間マツ
プを示す。
ここでは、簡単の為プログラムメモリのアドレスを４ビ
ツト、全メモリ空間のうち半分の空間と等しい容量のメ
モリを内蔵するシングルチップ・マイクロコンピュータ
について説明する。
ツト、全メモリ空間のうち半分の空間と等しい容量のメ
モリを内蔵するシングルチップ・マイクロコンピュータ
について説明する。
また本実施例では、内部メモリ空間のうち半分を外部メ
モリ空間に置き換えられる回路について説明する。
モリ空間に置き換えられる回路について説明する。
第３図に示すように、従来ではプログラムアドレスバス
１３の最上位ビット（以下ＭＳＢと呼ぶ）をモニタする
バッファＩＳが宵り、このバッファ１５の出力をメモリ
空間制御信号１４として、第１図に示すような中央処理
部１へ伝達する。中央処理部１ではメモリ空間制御信号
１４が高（Ｈｉｇｈ）レベルのとき、外部メモリをアク
セスする制御を行ない、低（Ｌｏｗ）レベルのとき、内
部メモリをアクセスする制御を行なう。
１３の最上位ビット（以下ＭＳＢと呼ぶ）をモニタする
バッファＩＳが宵り、このバッファ１５の出力をメモリ
空間制御信号１４として、第１図に示すような中央処理
部１へ伝達する。中央処理部１ではメモリ空間制御信号
１４が高（Ｈｉｇｈ）レベルのとき、外部メモリをアク
セスする制御を行ない、低（Ｌｏｗ）レベルのとき、内
部メモリをアクセスする制御を行なう。
第５図に示すように、メモリ空間全体のうちアドレスの
大きい方の半分を外部メモリ空間２５に、アドレスの小
さい方の半分を内部メモリ空間２３に割り付けている。
大きい方の半分を外部メモリ空間２５に、アドレスの小
さい方の半分を内部メモリ空間２３に割り付けている。
一方本実施例は、第２図に示すように、メモリ空間の境
界を決定する為のデータを格納するラッチ１０．プログ
ラムアドレスバス１３のＭＳＢと、ＭＳＢよりひとつ下
位のビットとをモニタするＡＮＤ論理１１．ＯＲ論理１
２より構成されている。ラッチ１０にＬｏｗレベルが格
納された場合が、第４図の設定１の状態である。ラッチ
１０の出力がＬｏｗレベルであると、ＡＮＤ論理１１の
出力もプログラムアドレスバス１３の値に関係なく、Ｌ
ＯＷレベルとなり、プログラムアドレスバス１３のＭＳ
Ｈの値によって、ＯＲ論理１２の出力即ぢメモリ空間制
御信号１４の値が決まり、従来例と同じ制御が行われる
。
界を決定する為のデータを格納するラッチ１０．プログ
ラムアドレスバス１３のＭＳＢと、ＭＳＢよりひとつ下
位のビットとをモニタするＡＮＤ論理１１．ＯＲ論理１
２より構成されている。ラッチ１０にＬｏｗレベルが格
納された場合が、第４図の設定１の状態である。ラッチ
１０の出力がＬｏｗレベルであると、ＡＮＤ論理１１の
出力もプログラムアドレスバス１３の値に関係なく、Ｌ
ＯＷレベルとなり、プログラムアドレスバス１３のＭＳ
Ｈの値によって、ＯＲ論理１２の出力即ぢメモリ空間制
御信号１４の値が決まり、従来例と同じ制御が行われる
。
従って、メモリ空間全体のうちアドレスの大キい方の半
分を外部メモリ空間１６に、アドレスの小さい方の半分
を内部メモリ空間１７に割り付ける。即ち外部メモリ１
８は外部メモリ空間１６に、内部メモリ１９は内部メモ
リ空間１７に割り当てられる。
分を外部メモリ空間１６に、アドレスの小さい方の半分
を内部メモリ空間１７に割り付ける。即ち外部メモリ１
８は外部メモリ空間１６に、内部メモリ１９は内部メモ
リ空間１７に割り当てられる。
次に、ラッチ１０にＨｉｇｈレベルが格納された場合が
、第４図の設定２の状態である。設定１の場合と同様に
、プログラムアドレスバス１３のＭＳＢがＨｉ ｇｈレ
ベル（Ｄ時、ＯＲ論理１２の出力がＨｉｇｈレベル即ち
メモリ空間制御信号１４がＨｉｇｈレベルとなり、外部
メモリをアクセスしにいく。またラッチ１０の出力がＨ
ｉｇｈレベルなので、プログラムアドレスバス１３のＭ
ＳＢカＬ ｏ ｗレベルでもＭＳＢよりひとつ下位のビ
ットがＨｉｇｈレベルの場合、ＡＮＤ論理１１の出力が
Ｈｉｇｈレベルとなり、ＯＲ論理１２の出力即ちメモリ
空間制御信号１４かＨｉｇｈレベルとなり、外部メモリ
をアクセスしにいく。従って、プログラムアドレス１３
のＭＳＢとそのひとつ下位のビットきが共にＬｏｗレベ
ルのときのみ、メモリ空間制御信号１４がＬｏｗレベル
となり、内部メモリをアクセスしにいく。このように、
設定１での外部メモリ空間１６と、内部メモリ空間１７
の中のアドレスの大きい方の半分が、設定２の外部メモ
リ空間２０に、メモリ空間全体の１／４だけ残った空間
が内部メモリ空間２１に割り付けられる。
、第４図の設定２の状態である。設定１の場合と同様に
、プログラムアドレスバス１３のＭＳＢがＨｉ ｇｈレ
ベル（Ｄ時、ＯＲ論理１２の出力がＨｉｇｈレベル即ち
メモリ空間制御信号１４がＨｉｇｈレベルとなり、外部
メモリをアクセスしにいく。またラッチ１０の出力がＨ
ｉｇｈレベルなので、プログラムアドレスバス１３のＭ
ＳＢカＬ ｏ ｗレベルでもＭＳＢよりひとつ下位のビ
ットがＨｉｇｈレベルの場合、ＡＮＤ論理１１の出力が
Ｈｉｇｈレベルとなり、ＯＲ論理１２の出力即ちメモリ
空間制御信号１４かＨｉｇｈレベルとなり、外部メモリ
をアクセスしにいく。従って、プログラムアドレス１３
のＭＳＢとそのひとつ下位のビットきが共にＬｏｗレベ
ルのときのみ、メモリ空間制御信号１４がＬｏｗレベル
となり、内部メモリをアクセスしにいく。このように、
設定１での外部メモリ空間１６と、内部メモリ空間１７
の中のアドレスの大きい方の半分が、設定２の外部メモ
リ空間２０に、メモリ空間全体の１／４だけ残った空間
が内部メモリ空間２１に割り付けられる。
以上説明したように、ラッチ１０に格納するデータによ
って内部メモリ空間の半分を外部メモリ空間に切り換え
ることが可能であり、内部メモリと重複したアドレスに
外部メモリを増設することにより、適宜内部メモリと外
部メモリとを使い分けることが可能となる。従って、プ
ログラムメモリのアドレスのビット数を増やしたり、バ
ンク切り換えを行なうことなしに、外部メモリを増設し
、必要に応じてこの増設したメモリを使用することが可
能となる。
って内部メモリ空間の半分を外部メモリ空間に切り換え
ることが可能であり、内部メモリと重複したアドレスに
外部メモリを増設することにより、適宜内部メモリと外
部メモリとを使い分けることが可能となる。従って、プ
ログラムメモリのアドレスのビット数を増やしたり、バ
ンク切り換えを行なうことなしに、外部メモリを増設し
、必要に応じてこの増設したメモリを使用することが可
能となる。
特に今日のように、内蔵メモリの容量が大きい場合、そ
の効果が大きい。
の効果が大きい。
本実施例では、内部メモリ空間の半分を外部メモリ空間
に切り換える構成について説明したが、ラッチの追加や
ラッチ出力のデコードとＡＮＤ論理、ＯＲ論理の組み合
わせによってもっと細かく内部メモリ空間を制御するこ
とも可能であるし、内部メモリ全体を外部メモリに切り
換えてしまうことも可能である。
に切り換える構成について説明したが、ラッチの追加や
ラッチ出力のデコードとＡＮＤ論理、ＯＲ論理の組み合
わせによってもっと細かく内部メモリ空間を制御するこ
とも可能であるし、内部メモリ全体を外部メモリに切り
換えてしまうことも可能である。
以上説明した様に、本発明は、ソフトウェアによって内
部メモリ空間の適当な部分を外部メモリ空間へと置き換
えることを可能としたので、プログラムメモリのアドレ
スのビット数を増やしたり、バンク切り換えなどを行な
わなくても、最大で内蔵メモリと同容量のメモリを外部
に増設することが可能となり、従ってメモリ空間拡張前
の端子機能を失うことな（、外部のアドレスデコーダの
ビット数を増やしたり、バンク切り換えの信号を解読す
る回路を追加することなしに、メモリ空間が拡張できる
という効果を宵する。
部メモリ空間の適当な部分を外部メモリ空間へと置き換
えることを可能としたので、プログラムメモリのアドレ
スのビット数を増やしたり、バンク切り換えなどを行な
わなくても、最大で内蔵メモリと同容量のメモリを外部
に増設することが可能となり、従ってメモリ空間拡張前
の端子機能を失うことな（、外部のアドレスデコーダの
ビット数を増やしたり、バンク切り換えの信号を解読す
る回路を追加することなしに、メモリ空間が拡張できる
という効果を宵する。
第１図は本発明の一実施例のシングルチップ拳マイクロ
コンピュータのブロック図、第２図は第１図に示したメ
モリ空間制御部の回路図、第３図は従来例のメモリ空間
制御部の回路図、第４図は第１図の実施例のメモリ空間
地図、第５図は従来例のメモリ空間地図である。 １・・・中央処理部、２・・・データメモリ部、３・・
・内部プログラムメモリ部、４・・・入出力部、５・・
・メモリ空間制御部、６・・・クロック発生部、７・・
・内部バス、８・・・外部メモリ、９・・・外部バス、
１０・・・ラッチ、１１・・・ＡＮＤ論理、１２・・・
ＯＲ論理、１３・・・プログラムアドレスバス、１４・
・・メモリ空間制御信号、１５・・・バッファ、１６．
２０，２５．２７・・・外部メモリ空間、１７．２１．
２３・・・内部メモリ空間、１８．２４．２６・・・外
部メモリ、１９．２２・・・内部メモリ。
コンピュータのブロック図、第２図は第１図に示したメ
モリ空間制御部の回路図、第３図は従来例のメモリ空間
制御部の回路図、第４図は第１図の実施例のメモリ空間
地図、第５図は従来例のメモリ空間地図である。 １・・・中央処理部、２・・・データメモリ部、３・・
・内部プログラムメモリ部、４・・・入出力部、５・・
・メモリ空間制御部、６・・・クロック発生部、７・・
・内部バス、８・・・外部メモリ、９・・・外部バス、
１０・・・ラッチ、１１・・・ＡＮＤ論理、１２・・・
ＯＲ論理、１３・・・プログラムアドレスバス、１４・
・・メモリ空間制御信号、１５・・・バッファ、１６．
２０，２５．２７・・・外部メモリ空間、１７．２１．
２３・・・内部メモリ空間、１８．２４．２６・・・外
部メモリ、１９．２２・・・内部メモリ。
Claims (1)
- 内部メモリ空間と外部メモリ空間との境界を決定するデ
ータを記憶する手段と、前記手段で記憶されたデータを
用いてメモリ空間の判定を修飾する手段とを備えたシン
グルチップ・マイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2303447A JPH04177439A (ja) | 1990-11-08 | 1990-11-08 | シングルチップ・マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2303447A JPH04177439A (ja) | 1990-11-08 | 1990-11-08 | シングルチップ・マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04177439A true JPH04177439A (ja) | 1992-06-24 |
Family
ID=17921105
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2303447A Pending JPH04177439A (ja) | 1990-11-08 | 1990-11-08 | シングルチップ・マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04177439A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002269551A (ja) * | 2001-03-08 | 2002-09-20 | Canon Inc | 画像処理装置 |
-
1990
- 1990-11-08 JP JP2303447A patent/JPH04177439A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002269551A (ja) * | 2001-03-08 | 2002-09-20 | Canon Inc | 画像処理装置 |
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