JPH09244963A - Ｉｃメモリ - Google Patents

Abstract

(57)【要約】 【課題】 必要以上の記憶容量を必要としない効率のよ
いＥＣＣ用のＩＣメモリを得る。 【解決手段】 主データに付加されたＥＣＣを記憶する
ためのＩＣメモリにおいて、１アドレス当たりのデータ
長がＥＣＣのビット長に対応する互いに独立した複数の
メモリ部と、各メモリ部に対応して各々設けられると共
に、各メモリ部へのデータの読み出し及び書き込み時
に、互いに独立した入力端子に各々入力される外部から
の選択信号に従って、対応するメモリ部の動作状態を切
り換える状態切換部とを備え、各状態切換部は、入力さ
れた選択信号から対応するメモリ部を能動状態又は待機
状態のいずれかに切り換えると共に、各状態切換部に対
し所望の１つのメモリ部を能動状態に切り換えるように
各選択信号を各々設定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＰＣＭＣＩＡの規
格に準拠したＰＣカードにおいて、メモリカードに使用
されるＩＣメモリに関し、特に、より高信頼度が要求さ
れるメモリカードを構築する際に必要となるＥＣＣ（誤
り訂正符号）の冗長データを記憶するために使用するＩ
Ｃメモリに関するものである。

【０００２】

【従来の技術】図８は、従来のＳＲＡＭを使用したＩＣ
メモリにおけるピンの構成例を示した概略図である。図
８において、ＩＣメモリ７０は、複数のデータ入出力ピ
ンＩ/Ｏと、複数のアドレス入力ピンＡと、ライトイネ
ーブル入力ピン／ＷＥと、アウトプットイネーブル入力
ピン／ＯＥと、チップセレクト入力ピン／ＣＳと、電源
電圧の＋側に接続されるピンＶDDと、電源電圧の−側に
接続されるピンＧＮＤとを備えている。

【０００３】上記ライトイネーブル入力ピン／ＷＥは、
ＩＣメモリ７０を書き込み又は読み出しのいずれかの動
作にセットするために使用され、アウトプットイネーブ
ル入力ピン／ＯＥは、上記各データ入出力ピンＩ/Ｏを
遮断するか否かを切り換えるために使用される。また、
チップセレクト入力ピン／ＣＳは、読み込み及び書き込
みの動作をすることができる能動状態、又は読み込み及
び書き込みができない待機状態のいずれかにメモリを切
り換えるために使用される。ここで、上記ＶDDとＧＮＤ
は、いわゆるＩＣメモリ７０への電源供給用の端子であ
り、例えば、ＶDDは＋ＤＣ５Ｖに接続され、ＧＮＤは接
地される。なお、上記／ＷＥ、／ＯＥ及び／ＣＳで使用
されている／は、信号レベルの反転を示している。

【０００４】上記ＩＣメモリ７０は、上記アウトプット
イネーブル入力ピン／ＯＥとチップセレクト入力ピン／
ＣＳが共に「Ｌ」であり、かつ上記ライトイネーブル入
力ピン／ＷＥが「Ｈ」のとき、読み出しの動作を行うリ
ードサイクルのモードとなり、上記各アドレス入力ピン
Ａに入力されたアドレスデータによって指定されたアド
レスに記憶していたデータを、上記各データ入出力ピン
Ｉ/Ｏから出力する。また、ＩＣメモリ７０は、上記ア
ウトプットイネーブル入力ピン／ＯＥ、チップセレクト
入力ピン／ＣＳ及びライトイネーブル入力ピン／ＷＥが
共に「Ｌ」のとき、書き込みの動作を行うライトサイク
ルのモードとなり、上記各データ入出力ピンＩ/Ｏに入
力されたデータを、上記各アドレス入力ピンＡに入力さ
れたアドレスデータによって指定されたアドレスに記憶
する。このように、上記チップセレクト入力ピン／ＣＳ
が「Ｌ」になると、ＩＣメモリ７０は、上記能動状態と
なる。

【０００５】また、上記ＩＣメモリ７０は、アウトプッ
トイネーブル入力ピン／ＯＥ又はチップセレクト入力ピ
ン／ＣＳのいずれかが「Ｈ」になると、上記待機状態に
なるが、アウトプットイネーブル入力ピン／ＯＥが
「Ｈ」であり、チップセレクト入力ピン／ＣＳが「Ｌ」
のとき、ＩＣメモリ７０の消費電流は変わらず、単に各
データ入出力ピンＩ/Ｏが遮断されるだけである。これ
に対して、チップセレクト入力ピン／ＣＳが「Ｈ」にな
ると、各データ入出力ピンＩ/Ｏが遮断されると共に、
ＩＣメモリ７０の消費電流が大幅に減少する。

【０００６】

【発明が解決しようとする課題】ここで、上記のような
ＳＲＡＭを用いたＩＣメモリ７０において、記憶容量が
４Ｍbitの中容量のものや１６Ｍbitの大容量のものにお
ける不良の大部分が１ビットのエラーであり、該１ビッ
トのエラーを訂正する際に、ＥＣＣを用いた公知の手法
が行われる。該手法は、主データに冗長データであるＥ
ＣＣを付加するものであり、例えば、主データのビット
数が８ビットの場合、誤りの検出を１ビット行い、同時
に誤りの訂正を１ビット行うとき、ＥＣＣに使用するビ
ット数は４ビットとなり、誤りの検出を２ビット行い、
同時に誤りの訂正を１ビット行うとき、ＥＣＣに使用す
るビット数は５ビットとなる。

【０００７】このように、例えば主データのビット数が
８ビットでＥＣＣのビット数が５ビットの場合、主デー
タの８ビットにＥＣＣの５ビットを付加して１３ビット
を１単位として書き込み及び読み出しを行う必要があ
る。しかし、１つのアドレスに５ビットのデータが記憶
される構成（以下、×５ビット構成と呼ぶ）のＩＣメモ
リは一般的にはなく、１つのアドレスに８ビットのデー
タが記憶される構成（以下、×８ビット構成と呼ぶ）の
ＩＣメモリが一般的であることから、例えば主データを
記憶させるための主メモリとして、４Ｍbit（５１２Ｋ
Ｂ×８ビット）のＩＣメモリが必要だとすると、ＥＣＣ
のデータを記憶させるためのＥＣＣ用メモリとしても、
上記主メモリと同じＩＣメモリが必要となる。

【０００８】このため、ＰＣＭＣＩＡの規格に準拠した
ＰＣカードにおけるメモリカードにおいて、ＥＣＣを使
用して信頼性の向上を図る場合、ＥＣＣ用メモリとし
て、必要以上の記憶容量のＩＣメモリが必要となり、こ
のことから更に、上記主メモリ及びＥＣＣ用メモリを実
装する上からも実装面積が広くなる等して、あらゆる面
から効率が悪くなる。これらのことから、ＥＣＣを使用
して信頼性の向上を図るためには、ＥＣＣ用メモリに不
必要なコストアップが生じ、高価なものになるという問
題があった。本発明は、このような問題を解決するため
になされたものであり、上記ＥＣＣ用のメモリとして、
必要以上の記憶容量を必要としない効率のよいＩＣメモ
リを得ることを目的とする。

【０００９】

【課題を解決するための手段】本発明は、主データに付
加されたＥＣＣを記憶するために使用するＩＣメモリ、
又は主データに付加されたＥＣＣを記憶するために使用
する、ＳＲＡＭを用いたＩＣメモリにおいてなされたも
のである。すなわち、本発明はこれらのようなＩＣメモ
リにおいて、１アドレス当たりのデータ長がＥＣＣのビ
ット長に対応する互いに独立した複数、例えば一対のメ
モリ部と、該各メモリ部に対応してそれぞれ設けられる
と共に、各メモリ部へのデータの読み出し時及び書き込
み時に、互いに独立して有する入力端子にそれぞれ入力
される外部からの選択信号に従って、対応するメモリ部
の動作状態を切り換える状態切換部とを備え、上記各状
態切換部は、入力された上記選択信号に従って、対応す
るメモリ部を、データの書き込み及び読み出しが可能な
能動状態か、又はデータの書き込み及び読み出しができ
ない待機状態かのいずれかの状態に切り換えると共に、
上記各選択信号は、該各状態切換部に対して、所望の１
つのメモリ部を能動状態に切り換えるようにそれぞれ設
定されることを特徴とするＩＣメモリを提供するもので
ある。

【００１０】また、１アドレス当たりのデータ長がＥＣ
Ｃのビット長に対応する互いに独立した複数のメモリ部
と、各メモリ部へのデータの読み出し時及び書き込み時
に、入力端子にそれぞれ入力される外部からの選択信号
に従って、対応するメモリ部の動作状態を切り換える状
態切換部とを備え、上記各状態切換部で、入力された上
記選択信号に従って、対応するメモリ部を、データの書
き込み及び読み出しが可能な能動状態か、又はデータの
書き込み及び読み出しができない待機状態かのいずれか
の状態に切り換えると共に、所望の１つのメモリ部のみ
を能動状態に切り換えるようにしてもよい。更に、上記
のようなＩＣメモリが、上記主データを記憶するための
ＩＣメモリと同一のパッケージで形成される。

【００１１】

【発明の実施の形態】次に、図面に示す実施の形態に基
づいて、本発明を詳細に説明する。 実施の形態１．図１は、本発明の実施の形態１のＩＣメ
モリにおいて、ＳＲＡＭを使用した場合における例を示
した概略図である。図１において、ＩＣメモリ１は、第
１メモリ部２と第１状態切換部３とを備えた第１メモリ
４と、第２メモリ部５と第２状態切換部６とを備えた第
２メモリ７とからなる。なお、図１の第１メモリ部２及
び第２メモリ部５は、ＳＲＡＭを用いた従来のＩＣメモ
リが備えている各機能部分をそれぞれ有しているが、こ
こでは説明を分かりやすくするために省略している。

【００１２】上記第１メモリ４と第２メモリ７は、従来
のＩＣメモリと同じ構成で形成された互いに独立した一
対のメモリを形成しており、上記第１メモリ部２及び第
２メモリ部５は、１アドレスのデータ長がＥＣＣのビッ
ト長に対応しており、第１メモリ部２には上記第１状態
切換部３が接続されており、第２メモリ部５には上記第
２状態切換部６が接続されている。また、ＩＣメモリ１
は、複数のデータ入出力ピンＩ/Ｏと、複数のアドレス
入力ピンＡと、ライトイネーブル入力ピン／ＷＥと、ア
ウトプットイネーブル入力ピン／ＯＥと、第１チップセ
レクト入力ピン／ＣＳ１と、第２チップセレクト入力ピ
ン／ＣＳ２と、電源電圧の＋側に接続されるピンＶDD
と、電源電圧の−側に接続されるピンＧＮＤとを備えて
いる。

【００１３】上記各データ入出力ピンＩ/Ｏ、各アドレ
ス入力ピンＡ、ライトイネーブル入力ピン／ＷＥ及びア
ウトプットイネーブル入力ピン／ＯＥは、それぞれ上記
第１メモリ部２と第２メモリ部５とにＩＣメモリ１の内
部でパラレルに接続されており、上記第１チップセレク
ト入力ピン／ＣＳ１は上記第１状態切換部３に接続され
ており、上記第２チップセレクト入力ピン／ＣＳ２は上
記第２状態切換部６に接続されている。なお、上記／Ｗ
Ｅ、／ＯＥ、／ＣＳ１及び／ＣＳ２で使用されている／
は、信号レベルの反転を示している。

【００１４】上記ライトイネーブル入力ピン／ＷＥは、
第１メモリ部２及び第２メモリ部５を書き込み又は読み
出しのいずれかの動作にセットするために使用され、ア
ウトプットイネーブル入力ピン／ＯＥは、上記各データ
入出力ピンＩ/Ｏからのデータの入出力を遮断するか否
かを切り換えるために使用される。また、上記第１チッ
プセレクト入力ピン／ＣＳ１は上記第１メモリ部２を、
上記第２チップセレクト入力ピン／ＣＳ２は上記第２メ
モリ部５を、読み込み及び書き込みの動作をすることが
できる能動状態、又は読み込み及び書き込みができない
待機状態のいずれかに切り換えるために使用される。こ
こで、上記ＶDDとＧＮＤは、いわゆるＩＣメモリ１への
電源供給用の端子であり、例えば、ＶDDは＋ＤＣ５Ｖに
接続され、ＧＮＤは接地される。

【００１５】上記第１状態切換部３は、第１チップセレ
クト入力ピン／ＣＳ１が「Ｌ」になると、上記第１メモ
リ部２を能動状態にし、第１チップセレクト入力ピン／
ＣＳ１が「Ｈ」になると、上記第１メモリ部２を待機状
態にする。第１メモリ部２は、能動状態のときに、アウ
トプットイネーブル入力ピン／ＯＥが「Ｌ」であり、か
つライトイネーブル入力ピン／ＷＥが「Ｈ」であると、
読み出しの動作を行うリードサイクルのモードとなり、
上記各アドレス入力ピンＡに入力されたアドレスデータ
によって指定されたアドレスに記憶していたデータを、
上記各データ入出力ピンＩ/Ｏから出力する。また、上
記第１メモリ部２は、能動状態であるときに、アウトプ
ットイネーブル入力ピン／ＯＥ及びライトイネーブル入
力ピン／ＷＥが共に「Ｌ」であると、書き込みの動作を
行うライトサイクルのモードとなり、上記各データ入出
力ピンＩ/Ｏに入力されたデータを、上記各アドレス入
力ピンＡに入力されたアドレスデータによって指定され
たアドレスに記憶する。

【００１６】同様に、上記第２状態切換部６は、第２チ
ップセレクト入力ピン／ＣＳ２が「Ｌ」になると、上記
第２メモリ部５を能動状態にし、第２チップセレクト入
力ピン／ＣＳ２が「Ｈ」になると、上記第２メモリ部５
を待機状態にする。第２メモリ部５は、能動状態のとき
に、アウトプットイネーブル入力ピン／ＯＥが「Ｌ」で
あり、かつライトイネーブル入力ピン／ＷＥが「Ｈ」で
あると、読み出しの動作を行うリードサイクルのモード
となり、上記各アドレス入力ピンＡに入力されたアドレ
スデータによって指定されたアドレスに記憶していたデ
ータを、上記各データ入出力ピンＩ/Ｏから出力する。
また、上記第２メモリ部５は、能動状態であるときに、
アウトプットイネーブル入力ピン／ＯＥ及びライトイネ
ーブル入力ピン／ＷＥが共に「Ｌ」であると、書き込み
の動作を行うライトサイクルのモードとなり、上記各デ
ータ入出力ピンＩ/Ｏに入力されたデータを、上記各ア
ドレス入力ピンＡに入力されたアドレスデータによって
指定されたアドレスに記憶する。

【００１７】また、上記第１メモリ部２は、アウトプッ
トイネーブル入力ピン／ＯＥ又は第１チップセレクト入
力ピン／ＣＳ１のいずれかが「Ｈ」になると、上記待機
状態になるが、アウトプットイネーブル入力ピン／ＯＥ
が「Ｈ」であり、第１チップセレクト入力ピン／ＣＳ１
が「Ｌ」のとき、第１メモリ部２の消費電流は変わら
ず、単に各データ入出力ピンＩ/Ｏで行われる第１メモ
リ部２からのデータの入出力を遮断するだけである。こ
れに対して、第１チップセレクト入力ピン／ＣＳ１が
「Ｈ」になると、各データ入出力ピンＩ/Ｏで行われる
第１メモリ部２からのデータの入出力を遮断すると共
に、第１メモリ部２の消費電流が大幅に減少し、バッテ
リ等によるバックアップを行ってデータを保存するとき
に有効である。これらのことは、第２メモリ部５におい
ても同様である。

【００１８】なお、上記第１チップセレクト入力ピン／
ＣＳ１及び第２チップセレクト入力ピン／ＣＳ２には、
第１メモリ部２と第２メモリ部５が同時に能動状態にな
らないようにチップセレクト信号が入力される。すなわ
ち、第１チップセレクト入力ピン／ＣＳ１及び第２チッ
プセレクト入力ピン／ＣＳ２は同時に「Ｌ」のチップセ
レクト信号が入力されることはない。また、上記第１メ
モリ部２及び第２メモリ部５はメモリ部をなし、上記第
１状態切換部３及び第２状態切換部６は状態切換部をな
し、上記チップセレクト信号が選択信号をなし、上記第
１チップセレクト入力ピン／ＣＳ１及び第２チップセレ
クト入力ピン／ＣＳ２は上記選択信号を入力する入力端
子をなす。

【００１９】ここで、例えば、誤りの検出を２ビット行
い、同時に誤りの訂正を１ビット行う場合、下記（１）
式を満足するようにＥＣＣのビット数が決まる。 ２^(k-1)−１≧ｍ＋ｋ ………………………（１） なお、上記（１）式において、ｋはＥＣＣのビット数で
あり、ｍは主データのビット数である。上記（１）式か
ら、主データのビット数ｍが８ビットの場合、ＥＣＣの
ビット数ｋは５ビットとなり、主データの８ビットにＥ
ＣＣの５ビットを付加して１３ビットを１単位として書
き込み及び読み出しを行う必要がある。この場合、主デ
ータを記憶するための主メモリを構成する×８ビット構
成の従来のＩＣメモリに対して、ＥＣＣ用のメモリとし
て使用する上記ＩＣメモリ１における上記第１メモリ部
２及び第２メモリ部５を×５ビット構成とする。

【００２０】上記のように、ＩＣメモリ１は、ＳＲＡＭ
を使用した従来のＩＣメモリと同じ構成からなる上記第
１メモリ４及び第２メモリ７という２つのメモリが一対
となって、主データを記憶するために使用される従来の
ＩＣメモリと同一寸法のパッケージ内に納められて形成
されている。

【００２１】次に、上記図１で示したＩＣメモリ１をＥ
ＣＣ用のメモリとして使用した場合の例を説明する。図
２は、ＰＣＭＣＩＡの規格に準拠した、１つのアドレス
に１６ビットのデータが記憶される構成（以下、×１６
ビット構成と呼ぶ）のメモリカードに、上記図１で示し
たＩＣメモリ１をＥＣＣ用のメモリとして使用したとき
の例を示した概略図である。また、図３及び図４は、図
２で示した例において、各チップセレクト入力ピンに入
力されるチップセレクト信号の信号レベルに応じた各Ｉ
Ｃメモリの動作を示した図である。なお、図２〜図４に
おいて、図１と同じものは同じ符号で示しており、ここ
ではその説明を省略する。また、図３及び図４において
は、説明を分かりやすくするように、各アウトプットイ
ネーブル入力ピン／ＯＥは「Ｌ」であり、アドレスデー
タ、主データ及びＥＣＣのみの流れを示している。

【００２２】図２において、主データを記憶させるため
の主メモリを構成する従来のＩＣメモリ５１，５２に対
して、上記ＩＣメモリ１をＥＣＣ用メモリとして使用し
た状態を示している。×１６ビット構成のメモリカード
においては、×８ビット構成の一対のＩＣメモリを増や
すことによって記憶容量を増加させることから、×８ビ
ット構成の上記ＩＣメモリ５１と５２が一対となってお
り、上記従来のＩＣメモリ５１に対して上記ＩＣメモリ
１の第１メモリ４が、従来のＩＣメモリ５２に対して上
記ＩＣメモリ１の第２メモリ７が、ＥＣＣ用メモリとし
て使用される。

【００２３】この場合、ＩＣメモリ１、従来のＩＣメモ
リ５１及び５２において、各アドレス入力ピンＡ、ＶDD
ピン、ＧＮＤピン、ライトイネーブル入力ピン／ＷＥ及
びアウトプットイネーブル入力ピン／ＯＥがそれぞれ並
列に接続されている。また、ＩＣメモリ５１の各データ
入出力ピンＩ/Ｏは、それぞれ主データにＥＣＣを付加
するためのメモリカード内に設けられた第１ＥＣＣ回路
５５に接続され、ＩＣメモリ５２の各データ入出力ピン
Ｉ/Ｏは、それぞれ主データにＥＣＣを付加するための
メモリカード内に設けられた第２ＥＣＣ回路５６に接続
される。更に、ＩＣメモリ１の各データ入出力ピンＩ/
Ｏは上記第１及び第２ＥＣＣ回路５５，５６にそれぞれ
接続される。

【００２４】また、ＩＣメモリ５１のチップセレクト入
力ピン／ＣＳ５１に、上記第１メモリ４内の第１状態切
換部３に接続されている第１チップセレクト入力ピン／
ＣＳ１が接続され、チップセレクト入力ピン／ＣＳ５１
に入力されるチップセレクト信号が、同時に第１チップ
セレクト入力ピン／ＣＳ１にも入力される。このことか
ら、チップセレクト入力ピン／ＣＳ５１が「Ｌ」になる
とＩＣメモリ５１が能動状態になり、「Ｈ」になると待
機状態になるようにすれば、ＩＣメモリ５１と第１メモ
リ４内の第１メモリ部２は、同時に能動又は待機状態と
なる。

【００２５】同様に、ＩＣメモリ５２のチップセレクト
入力ピン／ＣＳ５２に、上記第２メモリ７内の第２状態
切換部６に接続されている第２チップセレクト入力ピン
／ＣＳ２が接続される。このことから、ＩＣメモリ５２
と第２メモリ７内の第２メモリ部５が同時に能動又は待
機状態となるようにすることができる。なお、上記／Ｃ
Ｓ５１及び／ＣＳ５２で使用されている／は、信号レベ
ルの反転を示している。

【００２６】上記のような構成で、図３で示すように、
チップセレクト入力ピン／ＣＳ５１及び第１チップセレ
クト入力ピン／ＣＳ１に「Ｌ」のチップセレクト信号が
入力されていると、上記ＩＣメモリ５１及び上記第１メ
モリ部２が能動状態となり、各アドレス入力ピンＡに入
力されたアドレスデータによって示されたアドレスに、
ＩＣメモリ５１は、上記第１ＥＣＣ回路５５を介して８
ビットの主データを記憶し、第１メモリ部２は、上記第
１ＥＣＣ回路５５から入力される、上記ＩＣメモリ５１
に記憶される主データに対応した５ビットのＥＣＣを記
憶する。このとき、チップセレクト入力ピン／ＣＳ５２
及び第２チップセレクト入力ピン／ＣＳ２には、「Ｈ」
のチップセレクト信号が入力されており、上記ＩＣメモ
リ５２及び第２メモリ部５は待機状態にある。

【００２７】次に、図４で示すように、チップセレクト
入力ピン／ＣＳ５１及び第１チップセレクト入力ピン／
ＣＳ１に「Ｈ」のチップセレクト信号が入力され、チッ
プセレクト入力ピン／ＣＳ５２及び第２チップセレクト
入力ピン／ＣＳ２に「Ｌ」のチップセレクト信号が入力
されていると、ＩＣメモリ５１及び第１メモリ部２が待
機状態になると共に上記ＩＣメモリ５２及び上記第２メ
モリ部５が能動状態となり、各アドレス入力ピンＡに入
力されたアドレスデータによって示されたアドレスに、
ＩＣメモリ５２は、上記第２ＥＣＣ回路５６を介して８
ビットの主データを記憶し、第２メモリ部５は、上記第
２ＥＣＣ回路５６から入力される、上記ＩＣメモリ５２
に記憶される主データに対応した５ビットのＥＣＣを記
憶する。

【００２８】また、上記ＩＣメモリ１は、上記従来のＩ
Ｃメモリ５１，５２と同一寸法のパッケージで形成され
ており、例えば、上記従来のＩＣメモリ５１，５２にお
ける記憶容量がそれぞれ４Ｍbitの場合、ＩＣメモリ５
１，５２はそれぞれ、データ入出力ピンＩ/Ｏの８ピ
ン、アドレス入力ピンＡの１９ピン、電源供給用のピン
であるＶDD及びＧＮＤピンの各１ピン、ライトイネーブ
ル入力ピン／ＷＥ、アウトプットイネーブル入力ピン／
ＯＥ及びチップセレクト入力ピン／ＣＳの各１ピンから
なる３２ピンのパッケージが使用される。

【００２９】これに対して、ＩＣメモリ１における上記
第１メモリ部２及び第２メモリ部５はそれぞれ×５ビッ
ト構成となり、ＩＣメモリ１は、データ入出力ピンＩ/
Ｏの５ピン、アドレス入力ピンＡの１９ピン、電源供給
用のピンであるＶDD及びＧＮＤピンの各１ピン、ライト
イネーブル入力ピン／ＷＥ、アウトプットイネーブル入
力ピン／ＯＥ、第１及び第２チップセレクト入力ピン／
ＣＳ１，／ＣＳ２の各１ピン、空きの２ピンからなる３
２ピンのパッケージで形成される。

【００３０】次に、上記図２〜図４では、本発明におけ
る１つのＥＣＣ用のＩＣメモリにおいて、１つのアドレ
スに対して、５ビットのＥＣＣを２つ記憶する例を示し
たが、１つのアドレスに対して、５ビットのＥＣＣを１
つ記憶するようにし、アドレス数を２倍にする例を説明
する。図５は、１つのアドレスに８ビットのデータが記
憶される構成のメモリカードに、上記図１で示したＩＣ
メモリ１をＥＣＣ用のメモリとして使用したときの例を
示した概略図である。また、図６及び図７は、図５で示
した例において、各チップセレクト入力ピンに入力され
るチップセレクト信号の信号レベルに応じた各ＩＣメモ
リの動作を示した図である。なお、図５〜図７におい
て、図１と同じものは同じ符号で示しており、ここでは
その説明を省略する。また、図６及び図７においては、
説明を分かりやすくするように、各アウトプットイネー
ブル入力ピン／ＯＥは「Ｌ」であり、アドレスデータ、
主データ及びＥＣＣのみの流れを示している。

【００３１】図５において、主データを記憶させるため
の主メモリを構成する従来のＩＣメモリ６１及び６２に
対して、１つの上記ＩＣメモリ１をＥＣＣ用メモリとし
て使用した状態を示している。×８ビット構成のメモリ
カードにおいては、×８ビット構成のＩＣメモリを１つ
ずつ増やすことによって記憶容量を増加させることか
ら、上記従来のＩＣメモリ６１に対して上記ＩＣメモリ
１の第１メモリ４が、及び従来のＩＣメモリ６２に対し
て上記ＩＣメモリ１の第２メモリ７が、ＥＣＣ用メモリ
として使用される。

【００３２】この場合、ＩＣメモリ１、従来のＩＣメモ
リ６１及び６２において、各データ入出力ピンＩ/Ｏ、
各アドレス入力ピンＡ、ＶDDピン、ＧＮＤピン、ライト
イネーブル入力ピン／ＷＥ及びアウトプットイネーブル
入力ピン／ＯＥがそれぞれ並列に接続されている。更
に、上記各ＩＣメモリ１，６１，６２におけるそれぞれ
の各データ入出力ピンＩ/Ｏは、主データにＥＣＣを付
加するためのメモリカード内に設けられたＥＣＣ回路６
５に接続される。

【００３３】また、ＩＣメモリ６１のチップセレクト入
力ピン／ＣＳ６１に、上記第１メモリ４内の第１状態切
換部３に接続されている第１チップセレクト入力ピン／
ＣＳ１が接続され、チップセレクト入力ピン／ＣＳ６１
に入力されるチップセレクト信号が、同時に第１チップ
セレクト入力ピン／ＣＳ１にも入力される。このことか
ら、チップセレクト入力ピン／ＣＳ６１が「Ｌ」になる
とＩＣメモリ６１が能動状態になり、「Ｈ」になるとＩ
Ｃメモリ６１が待機状態になるようにすれば、ＩＣメモ
リ６１と第１メモリ部２は、同時に能動又は待機状態と
なる。

【００３４】同様に、ＩＣメモリ６２のチップセレクト
入力ピン／ＣＳ６２に、上記第２メモリ７内の第２状態
切換部６に接続されている第２チップセレクト入力ピン
／ＣＳ２が接続され、ＩＣメモリ６２と第２メモリ部５
が同時に能動又は待機状態となるようにすることができ
る。なお、上記／ＣＳ６１及び／ＣＳ６２で使用されて
いる／は、信号レベルの反転を示している。

【００３５】上記のような構成で、図６で示すように、
チップセレクト入力ピン／ＣＳ６１及び第１チップセレ
クト入力ピン／ＣＳ１に「Ｌ」のチップセレクト信号が
入力されていると、上記ＩＣメモリ６１及び上記第１メ
モリ部２が能動状態となり、各アドレス入力ピンＡに入
力されたアドレスデータによって示されたアドレスに、
ＩＣメモリ６１は、上記ＥＣＣ回路６５を介して８ビッ
トの主データを記憶し、第１メモリ部２は、上記ＥＣＣ
回路６５から入力される、上記ＩＣメモリ６１に記憶さ
れる主データに対応した５ビットのＥＣＣを記憶する。
このとき、チップセレクト入力ピン／ＣＳ６２及び第２
チップセレクト入力ピン／ＣＳ２には、「Ｈ」のチップ
セレクト信号が入力されており、上記ＩＣメモリ６２及
び第２メモリ部５は待機状態にある。

【００３６】また、図７で示すように、チップセレクト
入力ピン／ＣＳ６１及び第１チップセレクト入力ピン／
ＣＳ１に「Ｈ」のチップセレクト信号が入力され、チッ
プセレクト入力ピン／ＣＳ６２及び第２チップセレクト
入力ピン／ＣＳ２に「Ｌ」のチップセレクト信号が入力
されていると、ＩＣメモリ６１及び第１メモリ部２が待
機状態になると共に上記ＩＣメモリ６２及び上記第２メ
モリ部５が能動状態となり、各アドレス入力ピンＡに入
力されたアドレスデータによって示されたアドレスに、
ＩＣメモリ６２は、上記ＥＣＣ回路６５を介して８ビッ
トの主データを記憶し、第２メモリ部５は、上記ＥＣＣ
回路６５から入力される、上記ＩＣメモリ６２に記憶さ
れる主データに対応した５ビットのＥＣＣを記憶する。

【００３７】このように、本発明の上記実施の形態１に
おけるＩＣメモリによると、上記第１状態切換部３は、
上記第１メモリ部２へのデータの読み出し時及び書き込
み時に第１チップセレクト入力ピン／ＣＳ１に入力され
る外部からのチップセレクト信号に従って、第１メモリ
部２を、上記能動状態、又は上記待機状態のいずれかに
切り換え、同様に、上記第２状態切換部６は、上記第２
メモリ部５へのデータの読み出し時及び書き込み時に第
２チップセレクト入力ピン／ＣＳ２に入力される外部か
らのチップセレクト信号に従って、第２メモリ部５を、
上記能動状態、又は上記待機状態のいずれかに切り換え
る。

【００３８】上記のことから、上記第１状態切換部３及
び第２状態切換部６の内、所望の状態切換部に対して、
対応するメモリ部の状態を能動状態にするように上記チ
ップセレクト信号を設定することによって、上記第１メ
モリ部２及び第２メモリ部５はアドレスを共有すること
ができ、１つのアドレスに対して上記第１メモリ部２と
第２メモリ部５にそれぞれ独立したＥＣＣを記憶するこ
とができる。また、上記第１メモリ部２及び第２メモリ
部５に対して、アドレスを共有させずにそれぞれ独立し
た異なるアドレスを設け、１つのアドレスに１つのＥＣ
Ｃを記憶させるようにすれば、ＥＣＣを記憶するための
ＩＣメモリのアドレス数を倍増させることができる。

【００３９】更に、第１メモリ部２及び第２メモリ部５
における１アドレス当たりのデータ長をＥＣＣのビット
長にしたことから、必要以上の記憶容量を持った従来の
ＩＣメモリを使用するという効率の悪さを解消すること
ができる。これらのことから、ＥＣＣ用のＩＣメモリと
して、従来のＩＣメモリを使用するよりも効率よく使用
することができる共にコストの低減を行うことができ
る。

【００４０】また、上記第１状態切換部３及び第２状態
切換部６は、それぞれ独立した、上記チップセレクト信
号を入力するチップセレクト入力ピンを有しており、こ
のことから、主データを記憶させるための主メモリを構
成するＳＲＡＭを用いた従来のＩＣメモリが備えている
チップセレクト入力ピンに入力されるチップセレクト信
号を、対応する状態切換部のチップセレクト入力ピンに
入力することによって、主メモリを構成する１つのＩＣ
メモリに対して、上記第１メモリ部２及び第２メモリ部
５の内の１つを対応させ、ＥＣＣのデータを記憶させる
ためのＥＣＣ用メモリとして使用することができる。こ
のため、１つのＩＣメモリ１に対して、主メモリで使用
される２つのＩＣメモリに対するＥＣＣ用メモリとして
使用することができ、必要以上の記憶容量を有した従来
のＩＣメモリを使用するよりも効率の向上を図ることが
できる。

【００４１】更に、ＩＣメモリ１を、主メモリと使用さ
れる上記従来のＩＣメモリと同一寸法のパッケージで形
成するため、ＰＣＭＣＩＡの規格に準拠したＰＣカード
等におけるメモリカードにおいて、ＥＣＣを使用して信
頼性の向上を図る場合、ＥＣＣ用メモリとして、必要以
上の記憶容量のＩＣメモリを必要としないことに加え
て、上記主メモリ及びＥＣＣ用メモリを実装する上で、
効率のよい実装を行うことができる。このように、あら
ゆる点から効率を向上させることができる、効率のよい
ＥＣＣ用のＩＣメモリを得ることができ、コストの低減
を図ることができる。

【００４２】なお、本実施の形態１においては、１つの
ＩＣメモリ１に、第１メモリ部２及び第１状態切換部３
からなる第１メモリ４と、第２メモリ部５及び第２状態
切換部６からなる第２メモリ７の２つのメモリを備えた
場合を例にしたが、本発明はこれに限定するものではな
く、１つのＩＣメモリ１に、メモリ部と状態切換部から
なる３つ以上のメモリを備えてもよい。また、本実施の
形態１においては、ＳＲＡＭを使用した場合を示した
が、ＤＲＡＭ等のメモリを使用してもよい。

【００４３】また、上記実施の形態１においては、第１
メモリ４と第２メモリ７にそれぞれ状態切換部を設けた
が、上記第１メモリ部２と第２メモリ部５に対して１つ
の状態切換部９０を設けてもよく、この場合、該１つの
状態切換部９０は、上記第１メモリ部２と第２メモリ部
５にそれぞれ接続され、１つの入力端子から入力される
選択信号によって、上記第１メモリ部２又は第２メモリ
部７のいずれか１つの所望のメモリ部を排他的に能動状
態にする。

【００４４】

【発明の効果】上記の説明から明らかなように、本発明
のＩＣメモリによれば、上記各状態切換部は、上記各メ
モリ部へのデータの読み出し時及び書き込み時にそれぞ
れ入力される外部からの選択信号に従って、対応するメ
モリ部を、データの書き込み又は読み出しが可能となる
上記能動状態、又はデータの書き込み及び読み出しがで
きない上記待機状態のいずれかに切り換えることから、
上記各状態切換部の内、所望の１つに対して、対応する
メモリ部の状態を能動状態にするように上記選択信号を
設定することによって、上記各メモリ部はアドレスを共
有することができ、１つのアドレスに対して上記メモリ
部の数と同数のＥＣＣを記憶することができる。

【００４５】また、上記各メモリ部に対して、アドレス
を共有させずにそれぞれ独立した異なるアドレスを設
け、１つのアドレスに１つのＥＣＣを記憶させるように
すれば、ＥＣＣを記憶するためのＩＣメモリのアドレス
数を上記メモリ部の数を掛けた数に増加させることがで
きる。更に、各メモリ部における１アドレス当たりのデ
ータ長をＥＣＣのビット長にしたことから、必要以上の
記憶容量を持った従来のＩＣメモリを使用するという効
率の悪さを解消することができる。これらのことから、
本発明のＩＣメモリは、ＥＣＣ用のＩＣメモリとして、
従来のＩＣメモリを使用するよりも効率よく使用するこ
とができると共にコストの低減を行うことができる。

【００４６】また、上記各状態切換部は、各メモリ部に
対応してそれぞれ独立した、上記選択信号を入力する入
力端子を有しており、このことから、主データを記憶さ
せるための主メモリを構成する、従来のＩＣメモリが備
えているチップセレクト入力端子に入力されるチップセ
レクト信号を、上記選択信号として状態切換部の入力端
子に入力することによって、主メモリを構成する１つの
ＩＣメモリに対して、上記各メモリ部の内の１つを対応
させ、ＥＣＣのデータを記憶させるためのＥＣＣ用メモ
リとして使用することができる。このため、本発明のＩ
Ｃメモリ１つに対して、主メモリで使用される複数のＩ
Ｃメモリに対するＥＣＣ用メモリとして使用することが
でき、必要以上の記憶容量を有した従来のＩＣメモリを
使用するよりも効率の向上を図ることができる。

【００４７】更に、本発明のＩＣメモリを、主メモリに
使用される上記従来のＩＣメモリと同一のパッケージで
形成するため、ＰＣＭＣＩＡの規格等に準拠したＰＣカ
ードにおけるメモリカードにおいて、ＥＣＣを使用して
信頼性の向上を図る場合、ＥＣＣ用メモリとして、必要
以上の記憶容量のＩＣメモリを必要としないことに加え
て、上記主メモリ及びＥＣＣ用メモリを実装する上で、
効率のよい実装を行うことができる。このように、あら
ゆる点から効率を向上させることができる、効率のよい
ＥＣＣ用のＩＣメモリを得ることができ、コストの低減
を図ることができる。

【図面の簡単な説明】

【図１】 本発明の実施の形態１におけるＩＣメモリの
例を示した概略図である。

【図２】 上記図１で示したＩＣメモリ１をＥＣＣ用の
メモリとして使用した例を示した概略図である。

【図３】 図２における、各チップセレクト入力ピンの
信号レベルに応じた各ＩＣメモリの動作を示した図であ
る。

【図４】 図２における、各チップセレクト入力ピンの
信号レベルに応じた各ＩＣメモリの動作を示した図であ
る。

【図５】 上記図１で示したＩＣメモリ１をＥＣＣ用の
メモリとして使用した他の例を示した概略図である。

【図６】 図５における、各チップセレクト入力ピンの
信号レベルに応じた各ＩＣメモリの動作を示した図であ
る。

【図７】 図５における、各チップセレクト入力ピンの
信号レベルに応じた各ＩＣメモリの動作を示した図であ
る。

【図８】 従来のＩＣメモリの例を示した概略図であ
る。

【符号の説明】

１ ＩＣメモリ、 ２ 第１メモリ部、 ３ 第１状態
切換部、 ４ 第１メモリ、 ５ 第２メモリ部、 ６
第２状態切換部、 ７ 第２メモリ、 ／ＣＳ１ 第
１チップセレクト入力ピン、 ／ＣＳ２ 第２チップセ
レクト入力ピン

Claims (4)

【特許請求の範囲】
1. 【請求項１】 主データに付加されたＥＣＣを記憶する
   ために使用するＩＣメモリにおいて、 １アドレス当たりのデータ長がＥＣＣのビット長に対応
   する互いに独立した複数のメモリ部と、 該各メモリ部に対応してそれぞれ設けられると共に、各
   メモリ部へのデータの読み出し時及び書き込み時に、互
   いに独立して有する入力端子にそれぞれ入力される外部
   からの選択信号に従って、対応するメモリ部の動作状態
   を切り換える状態切換部とを備え、 上記各状態切換部は、入力された上記選択信号に従っ
   て、対応するメモリ部を、データの書き込み及び読み出
   しが可能な能動状態か、又はデータの書き込み及び読み
   出しができない待機状態かのいずれかの状態に切り換え
   ると共に、上記各選択信号は、該各状態切換部に対し
   て、所望の１つのメモリ部を能動状態に切り換えるよう
   にそれぞれ設定されることを特徴とするＩＣメモリ。
2. 【請求項２】 主データに付加されたＥＣＣを記憶する
   ために使用する、ＳＲＡＭを用いたＩＣメモリにおい
   て、 １アドレス当たりのデータ長がＥＣＣのビット長に対応
   する互いに独立した一対のメモリ部と、 該各メモリ部に対応してそれぞれ設けられると共に、各
   メモリ部へのデータの読み出し時及び書き込み時に、互
   いに独立して有する入力端子にそれぞれ入力される外部
   からの選択信号に従って、対応するメモリ部の動作状態
   を切り換える状態切換部とを備え、 上記各状態切換部は、入力された上記選択信号に従っ
   て、対応するメモリ部を、データの書き込み及び読み出
   しが可能な能動状態か、又はデータの書き込み及び読み
   出しができない待機状態かのいずれかの状態に切り換え
   ると共に、上記各選択信号は、該各状態切換部に対し
   て、所望の１つのメモリ部を能動状態に切り換えるよう
   にそれぞれ設定されることを特徴とするＩＣメモリ。
3. 【請求項３】 主データに付加されたＥＣＣを記憶する
   ために使用するＩＣメモリにおいて、 １アドレス当たりのデータ長がＥＣＣのビット長に対応
   する互いに独立した複数のメモリ部と、 各メモリ部へのデータの読み出し時及び書き込み時に、
   入力端子にそれぞれ入力される外部からの選択信号に従
   って、対応するメモリ部の動作状態を切り換える状態切
   換部とを備え、 上記各状態切換部は、入力された上記選択信号に従っ
   て、対応するメモリ部を、データの書き込み及び読み出
   しが可能な能動状態か、又はデータの書き込み及び読み
   出しができない待機状態かのいずれかの状態に切り換え
   ると共に、所望の１つのメモリ部のみを能動状態に切り
   換えることを特徴とするＩＣメモリ。
4. 【請求項４】 請求項１から請求項３のいずれかに記載
   のＩＣメモリにして、上記ＩＣメモリは、上記ＥＣＣが
   付加される主データを記憶するＩＣメモリと同一のパッ
   ケージで形成されることを特徴とするＩＣメモリ。