JPH04177873A - 相補型ｍｉｓ半導体装置 - Google Patents
相補型ｍｉｓ半導体装置Info
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- JPH04177873A JPH04177873A JP2306844A JP30684490A JPH04177873A JP H04177873 A JPH04177873 A JP H04177873A JP 2306844 A JP2306844 A JP 2306844A JP 30684490 A JP30684490 A JP 30684490A JP H04177873 A JPH04177873 A JP H04177873A
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- Japan
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- transistor
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- fermi level
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
本発明はＳＯＩ基板に形成されたＣＭＯＳ型の集積回路
装置に関し、 製造工程を簡略化する構造として、ＰＭＯ８゜ＮＭＯ８
のチャネル領域である半導体層を同導電型とした場合に
、両種トランジスタが共に所望のＶ ｔｂを備えると共
に、素子の微細化に伴うホットキャリア効果の発生を防
止した構造を実現することを目的とし、 該チャネル領域の半導体層を略真性とすると共に、 ＮＭＯ８のゲート電極材料のフェルミレベルが該半導体
層の価電子帯の上端近傍にあり、ＰＭＯ８のゲート電極
材料のフェルミレベルが該半導体層の伝導帯の下端近傍
にあるように、両種ゲート電極の材料を選択して構成す
る。
装置に関し、 製造工程を簡略化する構造として、ＰＭＯ８゜ＮＭＯ８
のチャネル領域である半導体層を同導電型とした場合に
、両種トランジスタが共に所望のＶ ｔｂを備えると共
に、素子の微細化に伴うホットキャリア効果の発生を防
止した構造を実現することを目的とし、 該チャネル領域の半導体層を略真性とすると共に、 ＮＭＯ８のゲート電極材料のフェルミレベルが該半導体
層の価電子帯の上端近傍にあり、ＰＭＯ８のゲート電極
材料のフェルミレベルが該半導体層の伝導帯の下端近傍
にあるように、両種ゲート電極の材料を選択して構成す
る。
本発明は、絶縁基板上に半導体の素子形成層が設けられ
た所謂ＳＯＩ基板に、ｎチャネル及びｐチャネルの両種
のＭＯＳ）ランジスタが形成された集積回路の構造に関
するものである。
た所謂ＳＯＩ基板に、ｎチャネル及びｐチャネルの両種
のＭＯＳ）ランジスタが形成された集積回路の構造に関
するものである。
ｎチャネルとｐチャネルのＭＯＳトランジスタを組み合
わせて回路を構成する相補型の集積回路（以下、単にＣ
ＭＯ８と表記）は消費電力が小である特長を有し、多種
類の回路がＣＭＯ８としてＩＣ化されている。
わせて回路を構成する相補型の集積回路（以下、単にＣ
ＭＯ８と表記）は消費電力が小である特長を有し、多種
類の回路がＣＭＯ８としてＩＣ化されている。
一方、絶縁基板上に半導体層を設けたＳＯ■基板は、Ｉ
Ｃを構成する各素子間が完全に絶縁分離できる特長を持
ち、ＳＯＩ基板の製造技術の進展に伴って広く実用に供
されるようになっている。
Ｃを構成する各素子間が完全に絶縁分離できる特長を持
ち、ＳＯＩ基板の製造技術の進展に伴って広く実用に供
されるようになっている。
なお、本発明はＭＩＳトランジスタに広く適用し得るも
のであるが、本明細書ではその典型的構造であるＭＯＳ
）ランジスタについて説明する。また、通常のＳＯＩ基
板はシリコンウェハ上に酸化膜などの絶縁膜を介して素
子形成層である半導体層を設けた構造である。
のであるが、本明細書ではその典型的構造であるＭＯＳ
）ランジスタについて説明する。また、通常のＳＯＩ基
板はシリコンウェハ上に酸化膜などの絶縁膜を介して素
子形成層である半導体層を設けた構造である。
ＣＭＯ８を通常のバルク基板に形成する場合には、どち
らかの導電型のトランジスタを形成するためのウェルま
たはタブと呼ばれる領域が必要である。この領域は通常
ｐ／ｎ接合によって基板から分離されるのが通常の構造
であるが、ＩＣの高集積化のためウェルを小型化すると
、寄生サイリスタの影響が顕在化するなど、好ましくな
い事態が発生する。これををＳＯＩ基板に形成すれば、
そのような問題を回避することができるので、微細パタ
ーンを持つ高集積ＣＭＯ８の開発かＯＩ基板を利用して
進められている。
らかの導電型のトランジスタを形成するためのウェルま
たはタブと呼ばれる領域が必要である。この領域は通常
ｐ／ｎ接合によって基板から分離されるのが通常の構造
であるが、ＩＣの高集積化のためウェルを小型化すると
、寄生サイリスタの影響が顕在化するなど、好ましくな
い事態が発生する。これををＳＯＩ基板に形成すれば、
そのような問題を回避することができるので、微細パタ
ーンを持つ高集積ＣＭＯ８の開発かＯＩ基板を利用して
進められている。
しかしながら、ＳＯＩ基板を利用すれば素子間分離は完
全であるが、素子の微細化を進めようとすると、素子形
成層の厚さが小であることに起因する問題が新たに生じ
てくる。ＭＯＳトランジスタの場合、閾値電圧（Ｖ、、
）の調整が困難であることがその最たるものとなる。近
年の半導体装置の高性能化は、微細化による素子の性能
向上に負うところが大であるから、これは是非解決しな
ければならない問題である。
全であるが、素子の微細化を進めようとすると、素子形
成層の厚さが小であることに起因する問題が新たに生じ
てくる。ＭＯＳトランジスタの場合、閾値電圧（Ｖ、、
）の調整が困難であることがその最たるものとなる。近
年の半導体装置の高性能化は、微細化による素子の性能
向上に負うところが大であるから、これは是非解決しな
ければならない問題である。
通常のＳＯＩ型ＣＭＯ８のトランジスタは第６図のよう
な構造を持つ。図の１１はＳｉウェハのような支持基板
、１−２はＳｉＯ□のような絶縁層である。この絶縁層
上のＳｉ層に形成された２個のｎ型Ｓ／Ｄ領域１１とこ
れ等に挟まれたｐ型チャネル領域１０−１およびチャネ
ル領域上に図示されないゲート絶縁膜を介して存在する
ゲート電極１３によってＮＭＯＳが、また２個のｐ型Ｓ
／Ｄ領域１２とこれ等に挟まれたｎ型チャネル領域１０
−２およびチャネル領域上に存在するゲート電極Ｉ４に
よって２ＭＯ８が構成されている。
な構造を持つ。図の１１はＳｉウェハのような支持基板
、１−２はＳｉＯ□のような絶縁層である。この絶縁層
上のＳｉ層に形成された２個のｎ型Ｓ／Ｄ領域１１とこ
れ等に挟まれたｐ型チャネル領域１０−１およびチャネ
ル領域上に図示されないゲート絶縁膜を介して存在する
ゲート電極１３によってＮＭＯＳが、また２個のｐ型Ｓ
／Ｄ領域１２とこれ等に挟まれたｎ型チャネル領域１０
−２およびチャネル領域上に存在するゲート電極Ｉ４に
よって２ＭＯ８が構成されている。
Ｓｉウェハのようなバルク基板にＭＯＳ）ランジスタを
形成する場合、ゲート電極にはｎ型ポリＳｉのように扱
い易い材料を採用し、Ｖｔｂはチャネル領域に不純物を
ドープすることで調整するのが通常の方法であるが、Ｓ
ＯＩ基板の半導体層のような薄膜に形成されたＭＯＳト
ランジスタでは、チャネル領域の不純物濃度に対するＶ
ｌｂの依存性が弱くなるという状況が存在する。
形成する場合、ゲート電極にはｎ型ポリＳｉのように扱
い易い材料を採用し、Ｖｔｂはチャネル領域に不純物を
ドープすることで調整するのが通常の方法であるが、Ｓ
ＯＩ基板の半導体層のような薄膜に形成されたＭＯＳト
ランジスタでは、チャネル領域の不純物濃度に対するＶ
ｌｂの依存性が弱くなるという状況が存在する。
このことはバルクに形成したＭＯＳトランジスタと同じ
だけＶ ｔｈを変移させるには、より多量のチャネルド
ープが必要なことを意味するが、チャネル領域の不純物
濃度が高くなるほどホットキャリア効果が生じ易（なり
、トランジスタの小型化が阻害される。
だけＶ ｔｈを変移させるには、より多量のチャネルド
ープが必要なことを意味するが、チャネル領域の不純物
濃度が高くなるほどホットキャリア効果が生じ易（なり
、トランジスタの小型化が阻害される。
チャネル領域の厚さが小であることは、更に、ＮＭＯＳ
の場合はＶ ｔｈの負側へのシフトをもたらし、２ＭＯ
８の場合は正側へのシフトをもたらす。
の場合はＶ ｔｈの負側へのシフトをもたらし、２ＭＯ
８の場合は正側へのシフトをもたらす。
このシフト量はチャネル領域が薄いほど大となり、これ
もまたｖｔｈの制御を困難なものとしている。
もまたｖｔｈの制御を困難なものとしている。
これ等に加えて、ＳＯＩ基板の半導体層の厚さが十分に
均一でない点も問題となる。即ち、チャネル領域の不純
物ドープによってＶ ｔ ｈを調整する場合、イオン注
入のドーズ量制御が十分に高精度であっても、チャネル
層の厚さが異なれば、活性化処理後の不純物濃度が異な
ることになり、Ｖ ｔ ｈのばらつきをもたらすのであ
る。
均一でない点も問題となる。即ち、チャネル領域の不純
物ドープによってＶ ｔ ｈを調整する場合、イオン注
入のドーズ量制御が十分に高精度であっても、チャネル
層の厚さが異なれば、活性化処理後の不純物濃度が異な
ることになり、Ｖ ｔ ｈのばらつきをもたらすのであ
る。
このように、Ｓｏｌ型のＭＯＳトランジスタはバルク基
板に形成したＭＯＳトランジスタに比べてＶ ｔｈ調整
が困難であり、特にＣＭＯＳではｎチャネル、ｐチャネ
ルの両種のトランジスタのＶｔｈｈを調整しなければな
らないため、−層困難となる。
板に形成したＭＯＳトランジスタに比べてＶ ｔｈ調整
が困難であり、特にＣＭＯＳではｎチャネル、ｐチャネ
ルの両種のトランジスタのＶｔｈｈを調整しなければな
らないため、−層困難となる。
〔従来の技術と発明が解決しようとする課題〕ＭＯＳト
ランジスタのＶ ｔｂを決定する要因としては、空乏層
の広がり方として影響するチャネル不純物濃度と、チャ
ネル領域の半導体のフェルミレベルとゲート電極材料の
フェルミレベルの差が考えられる。
ランジスタのＶ ｔｂを決定する要因としては、空乏層
の広がり方として影響するチャネル不純物濃度と、チャ
ネル領域の半導体のフェルミレベルとゲート電極材料の
フェルミレベルの差が考えられる。
バルクに形成されたＣＭＯＳでは、ゲート材料に利用し
やすい材料（例えばｎ型ポリシリコンなど）を用い、チ
ャネル不純物濃度でＶｌｈを調整している。ＳＯ■でも
従来はこのような構成が採られてきた。
やすい材料（例えばｎ型ポリシリコンなど）を用い、チ
ャネル不純物濃度でＶｌｈを調整している。ＳＯ■でも
従来はこのような構成が採られてきた。
しかしながら薄膜ＳＯＩでｎ型ポリシリコンをゲートに
使用した場合、ｐ型チャネル領域の不純物濃度はあまり
高濃度化しな（てもＶ ｌｂを所望値に調整できるが、
ｎ型チャネル領域の不純物濃度は極度に高濃度化しなく
ては所望のＶ ｔ ｈが得られないという問題があった
。これは、薄膜ＳＯＩではＶｌｋの不純物濃度依存性が
小さ（なるため、ゲート電極材料のフェルミレベルがｎ
型シリコンに近い場合には、一方のＭＯＳトランジスタ
のＶ、ｈの調整は容易だが、他方のＭＯＳトランジスタ
のＶ ｔ ｈの調整は困難になるということである。
使用した場合、ｐ型チャネル領域の不純物濃度はあまり
高濃度化しな（てもＶ ｌｂを所望値に調整できるが、
ｎ型チャネル領域の不純物濃度は極度に高濃度化しなく
ては所望のＶ ｔ ｈが得られないという問題があった
。これは、薄膜ＳＯＩではＶｌｋの不純物濃度依存性が
小さ（なるため、ゲート電極材料のフェルミレベルがｎ
型シリコンに近い場合には、一方のＭＯＳトランジスタ
のＶ、ｈの調整は容易だが、他方のＭＯＳトランジスタ
のＶ ｔ ｈの調整は困難になるということである。
この問題に対処するものとして、フェルミレベルがバン
ドギャップのほぼ中央に位置する、つまりｎ型およびｐ
型シリコンに対して同程度のフェルミレベルの差を持つ
材料でゲート電極を構成した０ＭＯ８が提案されている
っこれは、ゲート材料をタングステン（Ｗ）のようにフ
ェルミレベルが真性シリコンのそれにはマ等しいものと
すれば、ＰＭＯ８とＮＭＯ８でチャネル領域とゲート電
極のフェルミレベル差の偏りが無くなり、ともに同程度
の不純物濃度でｖｔｈを制御することができる、という
ものであ。
ドギャップのほぼ中央に位置する、つまりｎ型およびｐ
型シリコンに対して同程度のフェルミレベルの差を持つ
材料でゲート電極を構成した０ＭＯ８が提案されている
っこれは、ゲート材料をタングステン（Ｗ）のようにフ
ェルミレベルが真性シリコンのそれにはマ等しいものと
すれば、ＰＭＯ８とＮＭＯ８でチャネル領域とゲート電
極のフェルミレベル差の偏りが無くなり、ともに同程度
の不純物濃度でｖｔｈを制御することができる、という
ものであ。
このフェルミレベルとバンドギャップの関係を図示した
ものが第７図である。ＷのフェルミレベルＥｆｗはＳｌ
の価電子帯２１と伝導帯２２のは＼゛中夫位置すること
から、ｎ型ＳｉのフェルミレベルＥｆＮとの間にはＶ、
１＝ＥｆＷ−ＥｆＮ （＜ ０ ）のエネルギ差があり
、ｎ型ＳｉのフェルミレベルＥｆｐとの間にはＶｐ＝Ｅ
ｆｗ Ｅｆｐ （＞ Ｏ）のエネルギ差がある。ＭＯ
ＳトランジスタのｖｌｂはＶＮまたはＶ、にはゾ等しく
且っＳｉのバンドギャップが〜１．２ ｅ Ｖであるこ
とから、これ等のエネルギ差は通常の０ＭＯ８に要求さ
れるｖｔｈの値（０，３〜０．４Ｖ）を、ゲート電極の
ｎ型或いはｐ型シリコンの不純物を高濃度化することに
よって実現するのに十分な程度に大きいと言える。
ものが第７図である。ＷのフェルミレベルＥｆｗはＳｌ
の価電子帯２１と伝導帯２２のは＼゛中夫位置すること
から、ｎ型ＳｉのフェルミレベルＥｆＮとの間にはＶ、
１＝ＥｆＷ−ＥｆＮ （＜ ０ ）のエネルギ差があり
、ｎ型ＳｉのフェルミレベルＥｆｐとの間にはＶｐ＝Ｅ
ｆｗ Ｅｆｐ （＞ Ｏ）のエネルギ差がある。ＭＯ
ＳトランジスタのｖｌｂはＶＮまたはＶ、にはゾ等しく
且っＳｉのバンドギャップが〜１．２ ｅ Ｖであるこ
とから、これ等のエネルギ差は通常の０ＭＯ８に要求さ
れるｖｔｈの値（０，３〜０．４Ｖ）を、ゲート電極の
ｎ型或いはｐ型シリコンの不純物を高濃度化することに
よって実現するのに十分な程度に大きいと言える。
この先行技術のＭＯＳトランジスタは、ＮＭＯ８とＰＭ
Ｏ８の形成かは＼゛均等制約の下に進められ、Ｖ Ｉ
ｂ制御の難易さが一方のトランジスタに偏ることがない
点で優れている。しかし、ここでもＶ ｔ ｈの制御は
チャネル領域の不純物濃度調整に依っており、該領域の
不純物濃度が高くなるため、ホットキャリア効果が生じ
易くなるという問題は未解決である。そのため、ホット
キャリア効果の回避にはＬＤＤ構造を採るなどの対策が
別途必要となっている。
Ｏ８の形成かは＼゛均等制約の下に進められ、Ｖ Ｉ
ｂ制御の難易さが一方のトランジスタに偏ることがない
点で優れている。しかし、ここでもＶ ｔ ｈの制御は
チャネル領域の不純物濃度調整に依っており、該領域の
不純物濃度が高くなるため、ホットキャリア効果が生じ
易くなるという問題は未解決である。そのため、ホット
キャリア効果の回避にはＬＤＤ構造を採るなどの対策が
別途必要となっている。
本発明の目的は、ＳＯＩ型ＣＭＯ８に於いて、ｖｔｈの
制御が容易であると共に、ホットキャリア効果の発生を
回避した集積回路構造を提供することであり、他の目的
は、製造工程を簡略化する構造として、ＰＭＯ８，ＮＭ
Ｏ８のチャネル領域である半導体層を同導電型とした場
合に、両種トランジスタが共に所望のＶ ｔｈを備え得
る構造を提供することである。
制御が容易であると共に、ホットキャリア効果の発生を
回避した集積回路構造を提供することであり、他の目的
は、製造工程を簡略化する構造として、ＰＭＯ８，ＮＭ
Ｏ８のチャネル領域である半導体層を同導電型とした場
合に、両種トランジスタが共に所望のＶ ｔｈを備え得
る構造を提供することである。
上記目的を達成するため、本発明のＣＭＯ８構造は、
ＮＭＯ８およびＰＭＯ８のチャネル領域を共に略真性の
半導体層とすると共に、 ＮＭＯ８のゲート電極材料のフェルミレベルが該半導体
層の価電子帯の上端近傍にあり、ＰＭＯ８のゲート電極
材料のフェルミレベルが該半導体層の伝導帯の下端近傍
にあるように、両種ゲート電極の材料が選択されたもの
となっている。
半導体層とすると共に、 ＮＭＯ８のゲート電極材料のフェルミレベルが該半導体
層の価電子帯の上端近傍にあり、ＰＭＯ８のゲート電極
材料のフェルミレベルが該半導体層の伝導帯の下端近傍
にあるように、両種ゲート電極の材料が選択されたもの
となっている。
ＭＯＳＦＥＴのｖｌｂを決定する要因としての不純物濃
度の影響は、薄膜ＳＯＩでＳｏｌシリコン膜厚が薄くな
るほど、またチャネル不純物濃度が低くなるほど小さく
なり、超薄膜・低濃度チャネルのＳＯＴではチャネル領
域の半導体のフェルミレベルとゲート電極材料のフェル
ミレベルの差でｖ、ｈはほとんど決定する。そこでＰＭ
Ｏ８，！＝ＮＭＯ８のゲート電極材料を変更することに
より、チャネル領域の半導体のフェルミレベルとゲート
電極材料のフェルミレベルの差でそれぞれのｖｌｂを調
整しようとするものである。
度の影響は、薄膜ＳＯＩでＳｏｌシリコン膜厚が薄くな
るほど、またチャネル不純物濃度が低くなるほど小さく
なり、超薄膜・低濃度チャネルのＳＯＴではチャネル領
域の半導体のフェルミレベルとゲート電極材料のフェル
ミレベルの差でｖ、ｈはほとんど決定する。そこでＰＭ
Ｏ８，！＝ＮＭＯ８のゲート電極材料を変更することに
より、チャネル領域の半導体のフェルミレベルとゲート
電極材料のフェルミレベルの差でそれぞれのｖｌｂを調
整しようとするものである。
典型的な実施例に於いては、０ＭＯ８ははゾ真性のＳｉ
を素子形成層とするＳＯＩ基板に形成され、ＮＭＯ８の
ゲート電極はｐ型ポリＳｉであり、ＰＭＯ８のゲート電
極はｎ型ポリＳｉである。また、素子形成層であるＳｉ
の不純物濃度を比抵抗で表わすと、ソース領域とチャネ
ル領域が同導電型のトランジスタが形成される領域では
１０’ΩＣｌｌ１よりも大であり、ソース領域とチャネ
ル領域が異種導電型のトランジスタが形成される領域で
は１０３Ωｃｍよりも大である。
を素子形成層とするＳＯＩ基板に形成され、ＮＭＯ８の
ゲート電極はｐ型ポリＳｉであり、ＰＭＯ８のゲート電
極はｎ型ポリＳｉである。また、素子形成層であるＳｉ
の不純物濃度を比抵抗で表わすと、ソース領域とチャネ
ル領域が同導電型のトランジスタが形成される領域では
１０’ΩＣｌｌ１よりも大であり、ソース領域とチャネ
ル領域が異種導電型のトランジスタが形成される領域で
は１０３Ωｃｍよりも大である。
第５図は本発明の素子のバンド構造を示す図である。こ
こで該図を参照することにより、本発明の０ＭＯ８に於
いて所望のＶ ｌｈが得られる理由を説明する。
こで該図を参照することにより、本発明の０ＭＯ８に於
いて所望のＶ ｌｈが得られる理由を説明する。
Ｓｉの価電子帯２１、伝導帯２２を図のように想定する
と、チャネル領域の真性ＳｉのフェルミレベルＥｆ、、
はバンドギャップのは＼゛中夫存在することになる。こ
れに対し、ゲート電極を構成するｎ型ポリＳｉのフェル
ミレベルＥ ｆ、、とｐ型ポリＳｉのフェルミレベルＥ
ｆ、、は夫々伝導帯の下端近傍と価電子帯の上端近傍
に位置する。
と、チャネル領域の真性ＳｉのフェルミレベルＥｆ、、
はバンドギャップのは＼゛中夫存在することになる。こ
れに対し、ゲート電極を構成するｎ型ポリＳｉのフェル
ミレベルＥ ｆ、、とｐ型ポリＳｉのフェルミレベルＥ
ｆ、、は夫々伝導帯の下端近傍と価電子帯の上端近傍
に位置する。
ＮＭＯ８は略真性のチャネル領域とｎ型ポリＳｉゲート
との組み合わせで構成されるので、Ｅｆ、、とＥｆｌの
エネルギレベルの差Ｖ ｐ ｐによってＶ ｔｈが定ま
る。また、ＰＭＯ８は略真性のチャネル領域とｎ型ポリ
Ｓｉゲートとの組み合わせで構成され、ここではＥｆ、
。とＥｆ、、のエネルギレベルの差Ｖ、、ｆｉによって
ｖｔｈが定まる。
との組み合わせで構成されるので、Ｅｆ、、とＥｆｌの
エネルギレベルの差Ｖ ｐ ｐによってＶ ｔｈが定ま
る。また、ＰＭＯ８は略真性のチャネル領域とｎ型ポリ
Ｓｉゲートとの組み合わせで構成され、ここではＥｆ、
。とＥｆ、、のエネルギレベルの差Ｖ、、ｆｉによって
ｖｔｈが定まる。
その結果、本発明の構造に於いても上記従来技術のＷゲ
ート構成と同様、ＮＭＯ８，ＰＭＯ８の何れに於いても
、必要なＶ ｌ ｈを実現することができるが、上記先
行技術とは異なり、本発明のＣＭＯ８構造ではチャネル
領域の不純物濃度か低いので、濃度依存性に因って生ず
るＶｌｂのばらつきやホットキャリア効果の発生が抑制
され、素子特性が十分な精度で実現することになる。
ート構成と同様、ＮＭＯ８，ＰＭＯ８の何れに於いても
、必要なＶ ｌ ｈを実現することができるが、上記先
行技術とは異なり、本発明のＣＭＯ８構造ではチャネル
領域の不純物濃度か低いので、濃度依存性に因って生ず
るＶｌｂのばらつきやホットキャリア効果の発生が抑制
され、素子特性が十分な精度で実現することになる。
次に、本発明が上記の効果を得るために、チャネル領域
のＳｉがどの程度真性半導体から外れたものであっても
よいかという点、即ちＳＯＩ基板の素子形成層であるＳ
ｉ層に許容される不純物濃度の範囲について考察する。
のＳｉがどの程度真性半導体から外れたものであっても
よいかという点、即ちＳＯＩ基板の素子形成層であるＳ
ｉ層に許容される不純物濃度の範囲について考察する。
先ず、ソース／チャネルの接合がｐ ／ ｎ接合である
側では、略真性のＳｉとｎ型或いはｐ型ポリＳｉのフェ
ルミレベルの差は夫々約０．６ ｅ Ｖから若干増減し
たものである。
側では、略真性のＳｉとｎ型或いはｐ型ポリＳｉのフェ
ルミレベルの差は夫々約０．６ ｅ Ｖから若干増減し
たものである。
エンハンスメント・モードのＭＯＳトランジスタをゲー
ト電圧０Ｖで確実にピンチオフさせるためには、ｖｔｈ
が０．４Ｖより大であることが望ましいから、上記エネ
ルギレベル差も最小で０．４Ｖあることが望ましい。即
ち第５図に於いて、はゾ固定した値であるＥｆｏ、、或
いはＥ ｆ、、に対し、チャネル領域のフェルミレベル
Ｅｆ、は上下に約０．２ｅＶだけ変移しても良いことに
なる。なお、上記Ｖ、ｈ＝０．４Ｖという値は室温動作
を前提とするものであって、液体窒素などで冷却して動
作させる場合にはＶｔｂ＝０．３Ｖ或いはそれより小で
あってもよ（、チャネル領域のＳｉに許される不純物濃
度範囲はより広くなる。
ト電圧０Ｖで確実にピンチオフさせるためには、ｖｔｈ
が０．４Ｖより大であることが望ましいから、上記エネ
ルギレベル差も最小で０．４Ｖあることが望ましい。即
ち第５図に於いて、はゾ固定した値であるＥｆｏ、、或
いはＥ ｆ、、に対し、チャネル領域のフェルミレベル
Ｅｆ、は上下に約０．２ｅＶだけ変移しても良いことに
なる。なお、上記Ｖ、ｈ＝０．４Ｖという値は室温動作
を前提とするものであって、液体窒素などで冷却して動
作させる場合にはＶｔｂ＝０．３Ｖ或いはそれより小で
あってもよ（、チャネル領域のＳｉに許される不純物濃
度範囲はより広くなる。
フェルミレベルが真性値から０．２ ｅ Ｖ変移する時
の不純物濃度は、比抵抗に換算するとは＼゛１０”０ｃ
ｍである。
の不純物濃度は、比抵抗に換算するとは＼゛１０”０ｃ
ｍである。
次に、ソースとチャネルが同じ導電型となる構成につい
て検討する。この場合も、ゲート電圧によりチャネルが
形成されてトランジスタが導通するのであるが、ゲート
電圧０Ｖでピンチオフすることはなく、いくらかのリー
ク電流が残ることになる。リーク電流値はチャネル領域
の抵抗で定まるから、ここではチャネル領域の不純物濃
度許容範囲はリーク電流の許容値から定まることになる
。
て検討する。この場合も、ゲート電圧によりチャネルが
形成されてトランジスタが導通するのであるが、ゲート
電圧０Ｖでピンチオフすることはなく、いくらかのリー
ク電流が残ることになる。リーク電流値はチャネル領域
の抵抗で定まるから、ここではチャネル領域の不純物濃
度許容範囲はリーク電流の許容値から定まることになる
。
ＩＣが論理回路であると、集積度はｌチップ当たり１万
ゲ一ト程度であり、メモリＩＣなどに比べると素子数は
少ない。そのため、ＩＣ全体のリーク電流よりも、回路
を確実に動作させるためのリーク電流の制約の方が厳し
いことになる。通常の電源電圧による動作を想定すると
、ゲート幅１μｍ当たり１０−”Ａ以下という値が要求
されることになる。
ゲ一ト程度であり、メモリＩＣなどに比べると素子数は
少ない。そのため、ＩＣ全体のリーク電流よりも、回路
を確実に動作させるためのリーク電流の制約の方が厳し
いことになる。通常の電源電圧による動作を想定すると
、ゲート幅１μｍ当たり１０−”Ａ以下という値が要求
されることになる。
一方、メモリＩＣのように素子数の多いものでは、リー
ク電流が多いと回路全体の発熱が増加するので、これが
パッケージの放熱能力を越えることは避けねばならない
。この制約はＩＣの集積度が上がるほど厳しくなる。素
子のリーク電流で表現すると、２５６ＫｂのＳＲＡＭで
はゲート幅１μｍ当たり１Ｏ−９Ａ程度でも良いが、Ｉ
Ｍｂになると１０−”Ａ／μｍ程度に抑えることが要求
される。
ク電流が多いと回路全体の発熱が増加するので、これが
パッケージの放熱能力を越えることは避けねばならない
。この制約はＩＣの集積度が上がるほど厳しくなる。素
子のリーク電流で表現すると、２５６ＫｂのＳＲＡＭで
はゲート幅１μｍ当たり１Ｏ−９Ａ程度でも良いが、Ｉ
Ｍｂになると１０−”Ａ／μｍ程度に抑えることが要求
される。
更に、ＤＲＡＭのようにリーク電流の制約がより厳しい
ＩＣでは、この値は１０−”Ａ／μｍ以下というように
なる。
ＩＣでは、この値は１０−”Ａ／μｍ以下というように
なる。
今日のＩＣの集積度を考慮すると、上記数値の中で１Ｏ
−９Ａ／μｍという値かはゾ許容限界に相当するものと
考えられるが、これはドレイン電圧を５Ｖ、ゲート長０
．５μｍ、シリコン層の厚さ０．１μｍとした場合、チ
ャネル領域の比抵抗は１０’Ωｃｍ以上が望ましいこと
を意味する。
−９Ａ／μｍという値かはゾ許容限界に相当するものと
考えられるが、これはドレイン電圧を５Ｖ、ゲート長０
．５μｍ、シリコン層の厚さ０．１μｍとした場合、チ
ャネル領域の比抵抗は１０’Ωｃｍ以上が望ましいこと
を意味する。
比抵抗がこのように大きい値である場合、低抵抗の時の
ように不純物濃度に反比例する関係は成立しな（なる。
ように不純物濃度に反比例する関係は成立しな（なる。
このような場合の比抵抗と不純物濃度との関係について
は、従来種々報告されており、当業者には経験的に知ら
れている。
は、従来種々報告されており、当業者には経験的に知ら
れている。
本発明の如くは＼゛真性半導体層をＮＭＯＳとＰＭＯ８
の両方のチャネル領域として使用すれば、該領域の不純
物濃度が極めて低いことから、ＬＤＤのような特別の構
造をとらなくても、ホットキャリア効果の発生は十分に
抑制される。更に導電型の異なるＭＯＳトランジスタを
同じ半導体層に形成することから、ウェル或いはタブと
呼ばれる反対導電型領域の形成が不要となる。
の両方のチャネル領域として使用すれば、該領域の不純
物濃度が極めて低いことから、ＬＤＤのような特別の構
造をとらなくても、ホットキャリア効果の発生は十分に
抑制される。更に導電型の異なるＭＯＳトランジスタを
同じ半導体層に形成することから、ウェル或いはタブと
呼ばれる反対導電型領域の形成が不要となる。
第１図は請求項４に対応する実施例の構造を示す断面模
式図である。図中、１１はＳｉウェハのような支持基板
、１−２は５ｉＯｚのような絶縁層である。この絶縁層
上に略真性のＳｉ層がチャネル領域ＩＯとして存在し、
該領域を挟んで存在する２個のｎ型Ｓ／Ｄ領域１１およ
びチャネル領域上に図示されないゲート絶縁膜を介して
存在するゲート電極１４によってＮＭＯＳが、また同じ
く略真性のＳｉ層であるチャネル領域ＩＯを挟んで存在
する２個のｐ型Ｓ／Ｄ領域１２およびチャネル領域上に
存在するゲート電極１５によってＰＭＯ８が構成されて
いる。
式図である。図中、１１はＳｉウェハのような支持基板
、１−２は５ｉＯｚのような絶縁層である。この絶縁層
上に略真性のＳｉ層がチャネル領域ＩＯとして存在し、
該領域を挟んで存在する２個のｎ型Ｓ／Ｄ領域１１およ
びチャネル領域上に図示されないゲート絶縁膜を介して
存在するゲート電極１４によってＮＭＯＳが、また同じ
く略真性のＳｉ層であるチャネル領域ＩＯを挟んで存在
する２個のｐ型Ｓ／Ｄ領域１２およびチャネル領域上に
存在するゲート電極１５によってＰＭＯ８が構成されて
いる。
ここて、ＮＭＯＳのゲート電極１４はｐ＋ポリＳｉであ
り、Ｐ Ｍ ＯＳのゲート電極１５はｎ＋ポリＳｉであ
る。また、チャネル領域のＳｉ層の不純物濃度は〜１０
１２ｃＦ３以下である。ＳＯＩ基板は２枚のＳｉウェハ
を酸化膜で接着し、一方を薄く研磨して所定の厚さとす
るのが通常の製法であり、ここで使用するＳｉウェハを
十分高純度とすることにより、このような低濃度高抵抗
層を得ることができる。
り、Ｐ Ｍ ＯＳのゲート電極１５はｎ＋ポリＳｉであ
る。また、チャネル領域のＳｉ層の不純物濃度は〜１０
１２ｃＦ３以下である。ＳＯＩ基板は２枚のＳｉウェハ
を酸化膜で接着し、一方を薄く研磨して所定の厚さとす
るのが通常の製法であり、ここで使用するＳｉウェハを
十分高純度とすることにより、このような低濃度高抵抗
層を得ることができる。
ｐ“ポリＳｉのフェルミレベルはバンドギャップの上端
に位置し、ｎ＋ポリＳｉのフェルミレベルはバンドギャ
ップの下端に位置するから、チャネル領域を形成する略
真性のＳｉのフェルミレベルとの開に、いづれも十分な
エネルギレベル差があり、所望のＶｌｋを実現している
。
に位置し、ｎ＋ポリＳｉのフェルミレベルはバンドギャ
ップの下端に位置するから、チャネル領域を形成する略
真性のＳｉのフェルミレベルとの開に、いづれも十分な
エネルギレベル差があり、所望のＶｌｋを実現している
。
第２図は請求項５に対応する実施例の構造を示す断面模
式図である。この実施例でもＮＭＯＳおよびＰＭＯ８の
Ｓ／Ｄ領域とチャネル領域は上記実施例と同様の構成で
あり、ゲート電極材料のみ上記実施例と異なり、ＮＭＯ
Ｓではニッケル（Ｎ ｉ ）、ＰＭＯ８ではチタン（Ｔ
ｉ）が用いられている。
式図である。この実施例でもＮＭＯＳおよびＰＭＯ８の
Ｓ／Ｄ領域とチャネル領域は上記実施例と同様の構成で
あり、ゲート電極材料のみ上記実施例と異なり、ＮＭＯ
Ｓではニッケル（Ｎ ｉ ）、ＰＭＯ８ではチタン（Ｔ
ｉ）が用いられている。
この構成でも、ＮｉのフェルミレベルがＳｉの価電子帯
付近にあり、ＴｉのフェルミレベルがＳｉの伝導帯付近
にあることから、第１図の実施例と同じように、両種の
ＭＯＳ）ランジスタのチャネル領域に同一仕様の半導体
層を用いてＣＭＯＳを実現している。
付近にあり、ＴｉのフェルミレベルがＳｉの伝導帯付近
にあることから、第１図の実施例と同じように、両種の
ＭＯＳ）ランジスタのチャネル領域に同一仕様の半導体
層を用いてＣＭＯＳを実現している。
第３図（ａ）〜（ｇ）は第１図のＣＭＯＳの製造工程を
模式的に示す断面図である。以下、該図面を参照しなが
らこれを説明する。
模式的に示す断面図である。以下、該図面を参照しなが
らこれを説明する。
同図（ａ）には本工程で使用するＳＯＩ基板が示されて
おり、■−１は支持基板（Ｓｉ）、１２は絶縁層（Ｓｉ
０２）、２は素子形成層（Ｓｉ）である。通常のＳＯＩ
基板と異なり、ここでは素子形成層２は不純物濃度か１
０１２ｃｍ−３以下の高抵抗Ｓｉで、厚さは１０００人
程度である。
おり、■−１は支持基板（Ｓｉ）、１２は絶縁層（Ｓｉ
０２）、２は素子形成層（Ｓｉ）である。通常のＳＯＩ
基板と異なり、ここでは素子形成層２は不純物濃度か１
０１２ｃｍ−３以下の高抵抗Ｓｉで、厚さは１０００人
程度である。
同図（ｂ）に示されるように、素子形成層をトランジス
タ形成領域である島状領域２−１．２−２に分離し、そ
の表面に１００〜２００人の熱酸化膜３を形成する。そ
の後、基板全面に厚さ２０００人のポリＳ１層４をＣＶ
Ｄ法により被着形成する。現段階ではこのポリＳｉ層に
は不純物はドープされていない。
タ形成領域である島状領域２−１．２−２に分離し、そ
の表面に１００〜２００人の熱酸化膜３を形成する。そ
の後、基板全面に厚さ２０００人のポリＳ１層４をＣＶ
Ｄ法により被着形成する。現段階ではこのポリＳｉ層に
は不純物はドープされていない。
同図（ｃ）には、上記ポリＳｉ層の一部をＮＭＯＳゲー
ト電極用とするためのイオン注入工程が示されている。
ト電極用とするためのイオン注入工程が示されている。
ポリＳｉ層４の表面に２００Ａの５ｉＣｈ膜５を被着し
た後、ＮＭＯＳ領域以外をフォトレジスト６−１でマス
クし、Ｂ＋をイオン注入する。
た後、ＮＭＯＳ領域以外をフォトレジスト６−１でマス
クし、Ｂ＋をイオン注入する。
処理条件は注入エネルギが３０〜４０ｋｅＶ、ドーズ量
が１０１５〜１０１６ｃｍ−２である。この処理によっ
てポリＳｉ層の一部がｐ＋型ポリＳｉ層４−ｐとなる。
が１０１５〜１０１６ｃｍ−２である。この処理によっ
てポリＳｉ層の一部がｐ＋型ポリＳｉ層４−ｐとなる。
次の図（ｄ）の工程もイオン注入工程であり、ポリＳｉ
層をＢ＋型とする領域以外はフォトレジスト６−２でマ
スクし、Ｐ＋をイオン注入する。この処理条件は注入エ
ネルギが４０〜５０ｋｅＶ、ド−ズ量がＩＯ！５〜１０
Ｉ１０ｌ８’である。この処理によってポリＳｉ層の一
部がｎ′″型ポリＳｉ層４−ｎとなる。
層をＢ＋型とする領域以外はフォトレジスト６−２でマ
スクし、Ｐ＋をイオン注入する。この処理条件は注入エ
ネルギが４０〜５０ｋｅＶ、ド−ズ量がＩＯ！５〜１０
Ｉ１０ｌ８’である。この処理によってポリＳｉ層の一
部がｎ′″型ポリＳｉ層４−ｎとなる。
この後Ｓ／Ｄ領域の形成に入るが、同領域形成は第３図
（ｅ）に示されるように、一部がＮＭＯ８のゲート電極
に併せてパターニングされると共に他の部分はＰＭＯ８
領域を被覆するフォトレジスト層６−３を設け、これを
マスクとしてポリＳｉ層を選択的にエツチング除去した
後、Ａｓ”をイオン注入してＮＭＯ８のＳ／Ｄ領域７−
１を形成する。
（ｅ）に示されるように、一部がＮＭＯ８のゲート電極
に併せてパターニングされると共に他の部分はＰＭＯ８
領域を被覆するフォトレジスト層６−３を設け、これを
マスクとしてポリＳｉ層を選択的にエツチング除去した
後、Ａｓ”をイオン注入してＮＭＯ８のＳ／Ｄ領域７−
１を形成する。
ＰＭＯ８のＳ／Ｄ領域形成でも同様の処理が行われ、同
図げ）に示されるように、ＢＦ２“のイオン注入により
ＰＭＯ８のＳ／Ｄ領域７−２が作られる。フォトレジス
ト６−４を除去すれば、同図（ｇ）に示されるようにＮ
ＭＯ８およびＰＭＯ８ができあり、これ等のトランジス
タを組み合わせて０ＭＯ８が形成されることになる。
図げ）に示されるように、ＢＦ２“のイオン注入により
ＰＭＯ８のＳ／Ｄ領域７−２が作られる。フォトレジス
ト６−４を除去すれば、同図（ｇ）に示されるようにＮ
ＭＯ８およびＰＭＯ８ができあり、これ等のトランジス
タを組み合わせて０ＭＯ８が形成されることになる。
本発明のようにチャネル領域の不純物濃度が低い場合に
はホットキャリア効果は起こり難いが、ＬＤＤ構造とす
る必要がある場合には、第４図（ａ）〜（ｃ）の工程に
よって形成することができる。以下第４図を参照しなが
ら本発明に於けるＬＤＤ構造の製造方法を説明する。
はホットキャリア効果は起こり難いが、ＬＤＤ構造とす
る必要がある場合には、第４図（ａ）〜（ｃ）の工程に
よって形成することができる。以下第４図を参照しなが
ら本発明に於けるＬＤＤ構造の製造方法を説明する。
本発明で用いられるＳＯＩ基板の素子形成層は極めて高
抵抗であるが、ｐｎいづれかの導電型を持つ。ホットキ
ャリア効果はチャネル／ドレインがｐｎ接合を持つＭＯ
Ｓトランジスタで起こる現象であるから、これを避ける
ためのＬＤＤ構造は、８ＭＯ８或いはＰＭＯ８のいづれ
か一方だけでよいことになる。ここでは素子形成層がｐ
−型である場合を例にとって説明する。
抵抗であるが、ｐｎいづれかの導電型を持つ。ホットキ
ャリア効果はチャネル／ドレインがｐｎ接合を持つＭＯ
Ｓトランジスタで起こる現象であるから、これを避ける
ためのＬＤＤ構造は、８ＭＯ８或いはＰＭＯ８のいづれ
か一方だけでよいことになる。ここでは素子形成層がｐ
−型である場合を例にとって説明する。
第３図（ａ）〜（ｄ）の工程を上記の如く進めた後、同
図（ｅ）の工程に於けるイオン注入処理で、Ａｓ＋イオ
ンに代えてＰ＋イオンを１０１３ｃＦ２注入し、ＮＭＯ
８のＳ／Ｄ領域をｎ−型に変換する。第３図げ）の工程
を叙上の如く進め、フォトレジストを除去した後、第４
図（ａ）に示すように、減圧ＣＶＤ法等によりＳｉＯ２
層８を１０００〜２０００人の厚さに堆積する。
図（ｅ）の工程に於けるイオン注入処理で、Ａｓ＋イオ
ンに代えてＰ＋イオンを１０１３ｃＦ２注入し、ＮＭＯ
８のＳ／Ｄ領域をｎ−型に変換する。第３図げ）の工程
を叙上の如く進め、フォトレジストを除去した後、第４
図（ａ）に示すように、減圧ＣＶＤ法等によりＳｉＯ２
層８を１０００〜２０００人の厚さに堆積する。
これをＲＩＥのような異方性の処理法でエツチングする
と、第４図（ｂ）のように、ゲート電極４−ｐＧ、 ４
−ｎＧの側面にＳｉＯ２の側壁８−１．８−２が残る。
と、第４図（ｂ）のように、ゲート電極４−ｐＧ、 ４
−ｎＧの側面にＳｉＯ２の側壁８−１．８−２が残る。
一方のトランジスタ領域をフォトレジスト６−５でマス
クし、他方のトランジスタ領域にＡｓ＋をイオン注入し
てＳ／Ｄ領域を形成すれば、第４図（ｃ）のようにＮＭ
Ｏ８はＬＤＤ構造を備え、ＰＭＯ８はｐ ”／ ｐ −
／ ｐ＋槽構造ある０ＭＯ８が得られる。
クし、他方のトランジスタ領域にＡｓ＋をイオン注入し
てＳ／Ｄ領域を形成すれば、第４図（ｃ）のようにＮＭ
Ｏ８はＬＤＤ構造を備え、ＰＭＯ８はｐ ”／ ｐ −
／ ｐ＋槽構造ある０ＭＯ８が得られる。
第３図或いは第４図に示される上記工程では、２種類の
導電型を持つゲート電極が、選択イオン注入によって同
じポリＳｉ層から作り出されているが、本発明の０ＭＯ
８を形成する別な方法として、先ず一方の導電型を持つ
ポリＳｉを堆積して一方のゲート電極を形成し、次に他
方の導電型を持つポリＳｉを堆積して他方のゲート電極
を形成する方法を採ることもできる。
導電型を持つゲート電極が、選択イオン注入によって同
じポリＳｉ層から作り出されているが、本発明の０ＭＯ
８を形成する別な方法として、先ず一方の導電型を持つ
ポリＳｉを堆積して一方のゲート電極を形成し、次に他
方の導電型を持つポリＳｉを堆積して他方のゲート電極
を形成する方法を採ることもできる。
本発明のＳＯＩ型ＣＭＯ８では、ＮＭＯ８とＰ、ＭＯＳ
のチャネル領域を同仕様（同導電型、同比抵抗）の略真
性の半導体層で形成するので、他方導電型のウェルを形
成する工程が省略されると共に、基板不純物濃度が低い
ことに因ってホ、ソトキャリア効果が生じ難いという利
点を備えている。
のチャネル領域を同仕様（同導電型、同比抵抗）の略真
性の半導体層で形成するので、他方導電型のウェルを形
成する工程が省略されると共に、基板不純物濃度が低い
ことに因ってホ、ソトキャリア効果が生じ難いという利
点を備えている。
また前記作用の項で述べたように、ゲート電極を、真性
半導体のフェルミレベルから隔たったフェルミレベルを
持つ材料によって構成することで、ＭＯＳ）ランジスタ
のＶｔｈ設定を容易にしている。
半導体のフェルミレベルから隔たったフェルミレベルを
持つ材料によって構成することで、ＭＯＳ）ランジスタ
のＶｔｈ設定を容易にしている。
第１図は本発明の第１の実施例の構造を示す断面模式図
、 第２図は本発明の第２の実施例の構造を示す断面模式図
、 第３図は本発明の素子の製造工程を例示する断面模式図
、 第４図は本発明の素子の別な製造工程を示す断面模式図
、 第５図は本発明の素子のバンド構造を示す模式第６図は
公知の０ＭＯ８の構造を示す断面模式図、 第７図は公知のＣＭＯ８のバンド構造を示す模式図 であって、 図に於いて １１は支持基板（Ｓｉ）、 １２は絶縁層（ＳｉＯ２）、 ２は素子形成層（Ｓｉ）、 ２−１．２−２は島状領域、 ３は熱酸化膜、 ３−１はゲート絶縁膜、 ４はポリＳｉ（ノンドープ）、 ４−ｎはｎ型ポリＳｉ層、 ４−ｐはｎ型ポリＳｉ層、 ４−ｎＧはｎ型ゲート電極（ポリＳｉ）、４−ｐＧはｐ
型ゲート電極（ポリＳｉ）、５は５ｉｆｔ膜、 ６−１．６−２．６−３．６−４．はフォトレジスト、
７−１．７−２．はＳ／Ｄ領域、 ８は５ｉＯｚ層、 １０はチャネル領域、 １０−１はｎ型チャネル領域、 １０−２はｎ型チャネル領域、 １１はｎ型Ｓ／Ｄ領域、 １２はｐ型Ｓ／Ｄ領域、 １４、１５はゲート電極、 ２１はＳｉの価電子帯゛、 ２２はＳｉの伝導帯 である。 ＮＭＯＳ ＰＭＯＳ本発明の第
１の実施例の構造を示す断面模式図第１図 本発明の第２の実施例の構造を示す断面模式図第２図 ＮＳミｓ＼、＼＼ス＼＼ゝい＼ｈ＼ ＮＭＯ８ＰＭＣ）Ｓ 通常のＳＯＩ型ＣＭＯ８の構造を示す断面模式図第６図 ７′／
、 第２図は本発明の第２の実施例の構造を示す断面模式図
、 第３図は本発明の素子の製造工程を例示する断面模式図
、 第４図は本発明の素子の別な製造工程を示す断面模式図
、 第５図は本発明の素子のバンド構造を示す模式第６図は
公知の０ＭＯ８の構造を示す断面模式図、 第７図は公知のＣＭＯ８のバンド構造を示す模式図 であって、 図に於いて １１は支持基板（Ｓｉ）、 １２は絶縁層（ＳｉＯ２）、 ２は素子形成層（Ｓｉ）、 ２−１．２−２は島状領域、 ３は熱酸化膜、 ３−１はゲート絶縁膜、 ４はポリＳｉ（ノンドープ）、 ４−ｎはｎ型ポリＳｉ層、 ４−ｐはｎ型ポリＳｉ層、 ４−ｎＧはｎ型ゲート電極（ポリＳｉ）、４−ｐＧはｐ
型ゲート電極（ポリＳｉ）、５は５ｉｆｔ膜、 ６−１．６−２．６−３．６−４．はフォトレジスト、
７−１．７−２．はＳ／Ｄ領域、 ８は５ｉＯｚ層、 １０はチャネル領域、 １０−１はｎ型チャネル領域、 １０−２はｎ型チャネル領域、 １１はｎ型Ｓ／Ｄ領域、 １２はｐ型Ｓ／Ｄ領域、 １４、１５はゲート電極、 ２１はＳｉの価電子帯゛、 ２２はＳｉの伝導帯 である。 ＮＭＯＳ ＰＭＯＳ本発明の第
１の実施例の構造を示す断面模式図第１図 本発明の第２の実施例の構造を示す断面模式図第２図 ＮＳミｓ＼、＼＼ス＼＼ゝい＼ｈ＼ ＮＭＯ８ＰＭＣ）Ｓ 通常のＳＯＩ型ＣＭＯ８の構造を示す断面模式図第６図 ７′／
Claims (5)
- （１）絶縁性基板上に設けられた略真性の半導体層に、
ｎ型のソース／ドレイン領域と、ゲート絶縁膜を介して
第１の導電性材料のゲート電極を設けることによってｎ
チャネルの絶縁ゲート型電界効果トランジスタが形成さ
れ、ｐ型のソース／ドレイン領域と、ゲート絶縁膜を介
して第２の導電性材料のゲート電極を設けることによっ
てｐチャネルの絶縁ゲート型電界効果トランジスタが形
成されて成る半導体装置であって、 （ａ）該ｎチャネルトランジスタのゲート電極を構成す
る第１の導電性材料のフェルミレベルは該チャネル領域
を構成する半導体材料の価電子帯上端に近似しており、 （ｂ）該ｐチャネルトランジスタのゲート電極を構成す
る第２の導電性材料のフェルミレベルは該チャネル領域
を構成する半導体材料の伝導帯下端に近似しており、 （ｃ）該両種トランジスタのチャネル領域を形成する該
半導体層の比抵抗は、 ｉ）チャネル領域とソース領域が異種導電型である構成
に於いて、 該トランジスタの動作温度に於いて、ゲート電極のフェ
ルミレベルとバンドギャップの略中央部に位置する該半
導体層のフェルミレベルとの差が、ゲート電圧が０Ｖの
時に該トランジスタが確実に非導通となるＶ＿ｔ＿ｈを
実現するのに必要なエネルギレベル差を下回ることのな
い不純物濃度に相当する値であり、 ｉｉ）チャネル領域とソース領域が同種導電型である構
成に於いて、 該トランジスタの動作温度に於けるリーク電流値が、 該トランジスタを用いて構成する回路の誤動作を防止す
るための許容値を越えない値であるか、または該トラン
ジスタを用いて構成する集積回路の許容全電流値から定
まる値の中、少ない方のリーク電流値を越えないために
必要な値であることを特徴とする相補型ＭＩＳ半導体装
置。 - （２）前記絶縁性基板上に設けられた半導体層がｎ型ま
たはｐ型の高抵抗シリコン層であり、 該シリコン層の比抵抗は、ソース領域とチャネル領域が
同導電型であるトランジスタが形成される領域では１０
＾５Ωｃｍよりも大であり、ソース領域とチャネル領域
が異種導電型であるトランジスタが形成される領域では
１０＾３Ωｃｍよりも大であることを特徴とする請求項
１の相補型ＭＩＳ半導体装置。 - （３）前記ｎチャネルトランジスタのゲート電極を構成
する第１の導電性材料は真性シリコンのフェルミレベル
から０．３ｅＶ以上隔たった下方にあり、前記ｐチャネ
ルトランジスタのゲート電極を構成する第２の導電性材
料は真性シリコンのフェルミレベルから０．３ｅＶ以上
隔たった上方にあることを特徴とする請求項１または請
求項２の相補型ＭＩＳ半導体装置。 - （４）前記ｎチャネルトランジスタのゲート電極を構成
する第１の導電性材料はｐ＾＋型の多結晶シリコンであ
り、前記ｐチャネルトランジスタのゲート電極を構成す
る第２の導電性材料はｎ＾＋型の多結晶シリコンである
ことを特徴とする請求項３の相補型ＭＩＳ半導体装置。 - （５）前記ｎチャネルトランジスタのゲート電極を構成
する第１の導電性材料はニッケル（Ｎｉ）であり、前記
ｐチャネルトランジスタのゲート電極を構成する第２の
導電性材料はチタン（Ｔｉ）であることを特徴とする請
求項３の相補型ＭＩＳ半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2306844A JPH04177873A (ja) | 1990-11-13 | 1990-11-13 | 相補型ｍｉｓ半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2306844A JPH04177873A (ja) | 1990-11-13 | 1990-11-13 | 相補型ｍｉｓ半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04177873A true JPH04177873A (ja) | 1992-06-25 |
Family
ID=17961935
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2306844A Pending JPH04177873A (ja) | 1990-11-13 | 1990-11-13 | 相補型ｍｉｓ半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04177873A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH11153813A (ja) * | 1994-06-13 | 1999-06-08 | Semiconductor Energy Lab Co Ltd | アクティブマトリクス装置 |
| JPH11160737A (ja) * | 1994-06-13 | 1999-06-18 | Semiconductor Energy Lab Co Ltd | アクティブマトリクス装置 |
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| US7161178B2 (en) | 1994-06-13 | 2007-01-09 | Semiconductor Energy Laboratory Co., Ltd. | Display device having a pixel electrode through a second interlayer contact hole in a wider first contact hole formed over an active region of display switch |
| US7190428B2 (en) | 1997-03-26 | 2007-03-13 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US7416927B2 (en) | 2002-03-26 | 2008-08-26 | Infineon Technologies Ag | Method for producing an SOI field effect transistor |
| US7633085B2 (en) | 1999-03-29 | 2009-12-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US8129232B2 (en) | 1996-07-11 | 2012-03-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
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| JP2016018936A (ja) * | 2014-07-09 | 2016-02-01 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
-
1990
- 1990-11-13 JP JP2306844A patent/JPH04177873A/ja active Pending
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