JPH04259259A - 薄膜ｓｏｉ構造のｍｉｓトランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、薄膜ＳＯＩ構造のＭＩ
Ｓトランジスタに関し、特にそのチャネル下の電位（以
下、基板電位という）を表面電極側より固定するものに
関する。

【０００２】

【従来の技術】半導体材料として使用されるシリコン（
Ｓｉ）は、高温において、ＰＮ接合における逆方向リー
ク電流の増大，キャリア移動度の低下，フェルミ準位の
変動などの物性変化を生じる。特に、このうち逆方向リ
ーク電流の増大は、例えばアナログ回路を作成した場合
のオフセット電圧の増大あるいはラッチアップ現象の原
因となり、ＩＣの特性に対して最も大きな影響を及ぼす
要因である。そのため、バルクＳｉではその使用温度限
界がせいぜい１５０℃程度とされ、一般に使用されてい
るＩＣの動作温度範囲は通常−５５〜１２５℃とされて
いる。

【０００３】これに対し、例えば自動車に用いる車輪速
センサ，燃焼圧センサにみるように使用温度が１５０℃
以上、実に２００℃に達するものもある。そこで、近年
高温でも使用できるＩＣの開発が希求されており、図１
３（ａ）に示すＳＯＩ構造の薄膜トランジスタが逆方向
リーク電流を低減できる構造として注目されている。こ
れは、空乏領域で発生する逆方向リーク電流（発生電流
分）がＳＯＩ構造とすることによって空乏層の伸びが絶
縁体１０で抑制されて低減することに加え、ソース・ド
レイン領域４，５を絶縁体１０まで拡散することによっ
てその接合面積を同図（ｂ）に示すバルクＳｉ２０に形
成したトランジスタより大幅に低減することができ、そ
の結果、特に高温において支配的となる空乏領域外で発
生する逆方向リーク電流（拡散電流分）を大幅に低減す
ることができるからである。

【０００４】また、ＣＭＯＳを構成するような場合、バ
ルクＳｉだと温度上昇時にラッチアップを引き起こす寄
生トランジスタが必然的に構成されるが、ＳＯＩ構造で
はＮチャネル素子，Ｐチャネル素子を各々別Ｓｉ島に構
成できるため、ラッチアップフリーとすることが可能で
ある。

【０００５】

【発明が解決しようとする課題】ところで、ＩＣを安定
に動作させるためには、基板電位を固定するのが必要で
ある。基板電位が固定されていない（浮いた）状態では
、スイッチング特性が不安定となり、このようなトラン
ジスタではＩＣの誤動作や性能劣化の原因となることが
予想される。

【０００６】図１３（ｂ）に示すようにバルクＳｉ２０
に形成する場合、図示するようにソース層５あるいはド
レイン層４の下を通して基板表面のバイアス領域７から
基板電位を固定することが容易にできるが、同図（ａ）
に示すＳＯＩ構造の薄膜トランジスタでは、前述のよう
にＰＮ接合面積を小さくするためにドレイン領域４，ソ
ース領域５はＳｉ膜１下の絶縁体１０にまで拡散させる
ために、チャネル６の部分はドレイン領域４とソース領
域５とに囲まれて隔離されたようになり、基板電位が取
りづらい。

【０００７】すなわち、ＳＯＩ構造のもつラッチアップ
フリー，逆方向リーク電流の抑制という高温に有利な特
徴を生かして、ＩＣを正確，安定に動作させるためには
基板電位を確実にとることが重要である。基板電位の固
定方法として、図１２に示すように、チャネル６の横方
向から基板電位を固定することが考えられるが、これで
は図１２（ａ）の平面図に示すように電位固定のための
まわり込み領域（バイアス通路８）が必要であり、全体
的なトランジスタサイズが大きくなってしまい高集積化
に対し不向きである。また、バイアスできる領域（図１
２（ａ）の斜線部分）がゲート長できまる素子の横方向
端部（チャネル端部）のみであり、素子の微細化に伴い
ますます縮小化してしまうという問題もある。

【０００８】本発明は上記した事情に鑑みて為されたも
のであり、素子の微細化に対応でき、基板電位を容易に
固定することのできる、特に高温用ＩＣとして好適な薄
膜ＳＯＩ構造のＭＩＳトランジスタを提供することを目
的とする。

【０００９】

【課題を解決するための手段】上記目的を達成するため
に、本発明者らはＭＩＳトランジスタの逆方向リーク電
流のメカニズムを検討し、ＰＮ接合が形成されるドレイ
ン・基板間およびソース・基板間において、一般にソー
スと基板とは同電位にするためリーク電流で問題となる
のはドレイン・基板間の方であることに着目し、薄膜Ｓ
ＯＩ構造において、逆方向リーク電流抑制のために接合
面積を小さくする意味でドレインは絶縁体に達するまで
拡散し、一方、ソースは拡散をＳｉ膜途中で止め、この
ソースの下を通してチャネル下の電位をバイアスするこ
とを見出した。

【００１０】すなわち、本発明に係るＭＩＳトランジス
タは、絶縁性基板と、この絶縁性基板上に形成された第
１導電型の半導体膜と、この半導体膜の所定領域に形成
され、前記半導体膜表面から前記絶縁性基板まで達する
拡散深さを有する第２導電型のドレイン領域と、前記半
導体膜表面において、前記ドレイン領域と前記半導体膜
とのＰＮ接合部終端に沿って間隔を残して、前記半導体
膜とのＰＮ接合部が終端するように形成されるとともに
、前記半導体膜内において拡散が終了する所定の拡散深
さを有する第２導電型のソース領域と、前記ドレイン領
域と前記ソース領域との間の前記半導体膜表面の前記間
隔をチャネル領域として、少なくともこのチャネル領域
上にゲート絶縁膜を介して形成されたゲート電極と、前
記チャネル領域に対して前記ソース領域側の前記半導体
膜に形成され、前記ソース領域下に残された第１導電型
の領域を介して前記チャネル領域の電位をバイアスする
ためのバイアス電圧が印加される第１導電型で、かつ前
記半導体膜よりも高不純物濃度のバイアス領域とを具備
することを特徴としている。

【００１１】

【作用】従って、半導体膜においてドレイン領域は絶縁
性基板まで拡散形成されているため、その接合面積は、
前記半導体膜膜厚できまる前記ドレイン領域の横方向に
おける前記半導体膜とのＰＮ接合面のみによって与えら
れ、小さいものとすることができる。

【００１２】一方、ソース領域は絶縁性基板まで拡散さ
れておらず、その所定の拡散深さにより前記半導体膜内
において拡散が終了している。従って、該ソース領域下
には半導体膜の第１導電型の領域が残された構成となっ
ており、この第１導電型の領域を介してチャネル領域の
電位がバイアス領域に印加されたバイアス電圧に固定さ
れる。

【００１３】

【実施例】以下、本発明を図に示す実施例に基づいて説
明する。図１は本発明第１実施例を適用した直線形状の
ＮチャネルＭＯＳトランジスタである。同図（ａ）に平
面図，同図（ｂ）にそのＡＡ断面図を示す。図において
、１は絶縁体１０上に形成された島状のＳＯＩ膜、２は
ゲート酸化膜、３はゲート電極、４はドレイン領域、５
はソース領域、６はチャネル領域、７はチャネル下の電
位を固定するためのバイアス領域、８はそのバイアス通
路である。

【００１４】図１（ｂ）に示すように、ＳＯＩ膜１にお
いて、ドレイン領域４は絶縁体１０まで拡散されている
ため、その接合面積はドレイン領域４の横方向のみによ
って与えられ、小さくすることができる。従って、図１
３（ｂ）に示すバルクＳｉに形成したものよりも格段に
高温時の逆方向リーク電流の発生を抑制することができ
る。

【００１５】一方、ソース領域５は絶縁体１０まで拡散
されておらず、ＳＯＩ膜１の途中で拡散が止められてい
る。従って、ソース領域５下を通るバイアス通路８を介
してチャネル６下の基板電位はバイアス領域７に印加さ
れるバイアス電圧Ｖｓに固定することができる。このよ
うに、図１に示す構造により、高温時に問題となる逆方
向リーク電流を防止することができ、また、基板電位を
固定することができるため、トランジスタのスイッチン
グ特性が安定する。また、キンク現象やチャージポンピ
ング現象の解消も期待できる。

【００１６】また、基板電位の固定は、バイアス領域７
を介してソース領域５等と同じＳＯＩ膜１表面側より行
われるため、例えばＣＭＯＳ等を構成した場合にＮチャ
ネル素子，Ｐチャネル素子個々の電位固定が可能である
。すなわち、Ｎチャネル素子は基板電位をグランドに、
Ｐチャネル素子は基板電位を電源電圧に固定することが
一般的であり、個々の電位固定ができることは有利であ
る。

【００１７】次に、図１に示す第１実施例の製造方法の
一例を、図２から図８に示す本実施例を適用したＣＭＯ
Ｓの製造工程順の断面図を用いて説明する。まず、絶縁
体１０として酸化物系単結晶基板であるサファイア基板
を用意し、その表面に気相成長法等によりＳＯＩ膜１を
形成する。尚、絶縁体１０としては他にスピネル，マグ
ネシア等を用いてもよい。また、比較的入手が容易なＳ
ＯＳ（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｓａｐｐｈｉｒｅ　）基
板を使用しても勿論良い。ＳＯＩ膜厚は約１μｍである
。

【００１８】そして、パッド酸化膜形成後、図２に示す
ように、例えばＬＯＣＯＳ法等によって横方向絶縁分離
領域１１を形成し、Ｐチャネルトランジスタ，Ｎチャネ
ルトランジスタ形成領域個々にＳＯＩ膜１を島状に絶縁
分離する。その際に形成した窒化膜の除去後、各々の領
域に選択的にリン（Ｐ），ボロン（Ｂ）を導入してドラ
イブインを行うことにより、各々Ｎ−　ウェル，Ｐ−　
ウェルとする。このとき、各ウェル濃度は後述するよう
に各々設定されている。

【００１９】そして、前述のパッド酸化膜除去後、各ウ
ェル表面にゲート酸化膜２を形成し、ＬＰＣＶＤ法によ
りＮ＋　多結晶シリコンを堆積して、図１（ａ）に示す
ような直線状にパターニングすることによってゲート電
極３を形成する。このとき、後工程で形成するソース領
域およびバイアス領域の位置決めを容易にするために、
マスク用多結晶シリコン膜３ａを残しておくようにして
もよい。そして、このゲート電極３の表面を酸化する（
図２参照）。

【００２０】次に、Ｐチャネルトランジスタのドレイン
領域４およびＮチャネルトランジスタのバイアス領域７
の形成予定領域に開口するパターンをホトレジスト膜１
００に形成し、Ｐ型不純物であるボロン（Ｂ）等のイオ
ン注入を行う（図３参照）。尚、このホトレジスト形成
工程は、レジストを全面に塗布した後に選択的に露光・
現像を行うホト工程により行われる。また、ドレイン領
域４はゲート電極３と、一方バイアス領域７はマスク用
多結晶シリコン膜３ａと自己整合的に形成される。

【００２１】同様に、Ｐチャネルトランジスタのバイア
ス領域７，Ｎチャネルトランジスタのドレイン領域４の
形成予定領域にも、ホトレジスト膜１１０をマスクとし
てＮ型不純物であるヒ素（Ａｓ）をイオン注入する（図
４参照）。なお、この図３に示す工程と図４に示す工程
は順序が逆であってもよい。そして、図５に示すように
、Ｐチャネルトランジスタ，Ｎチャネルトランジスタ各
々のドレイン領域４，バイアス領域７の活性化も兼ねて
、熱処理により両ウェル内に拡散させる。

【００２２】次に、再びＰ型不純物の導入を行う。この
場合、前述の図３に示す工程とは異なり、Ｐチャネルト
ランジスタのソース領域５にもイオン注入を行う。すな
わち、ホトレジスト膜１２０により、Ｐチャネルトラン
ジスタのソース領域５，ドレイン領域４およびＮチャネ
ルトランジスタのバイアス領域７にボロン（Ｂ）等のイ
オン注入を行う。このとき、Ｐチャネルトランジスタの
ソース領域５はゲート電極３とマスク用多結晶シリコン
膜３ａとによって、自己整合的に導入される（図６参照
）。

【００２３】同様に、ホトレジスト膜１３０をマスクと
してＮ型不純物（例えばＡｓ）を導入する。この場合も
前述の図４に示す工程とは異なり、Ｎチャネルトランジ
スタのドレイン領域４およびＰチャネルトランジスタの
バイアス領域７に加えてＮチャネルトランジスタのソー
ス領域５にもイオン注入を行う（図７参照）。なお、こ
の図６およず図７に示す工程は、順序が逆であってもよ
い。

【００２４】そして、Ｐチャネルトランジスタ，Ｎチャ
ネルトランジスタ共に、各々のソース領域５，ドレイン
領域４およびバイアス領域７の活性化を兼ねて熱処理を
行い、図８に示すように、各々のドレイン領域４，バイ
アス領域７が絶縁体（サファイア基板）１０に達するま
で拡散させる。なお、ここでドレイン領域４の不純物導
入は２回に分けて行っているのに対し、ソース領域５は
その不純物導入工程が１回であるためにＳＯＩ膜１内に
おいて拡散が終了している。

【００２５】そして、さらに層間絶縁膜１２形成，コン
タクト穴開口，電極（ソース，ドレイン）配線１３のパ
ターニングを行って、図８に示すＣＭＯＳが製造される
。なお、上述の製造方法ではＬＯＣＯＳ法により横方向
絶縁分離領域１１を形成するものであったが、トレンチ
等によって横方向分離を図ってもよい。尚、その場合、
トレンチ穴壁面からもドレイン領域４，バイアス領域７
への不純物導入を行うことができる。

【００２６】次に、図２に示す工程で設定されたウェル
濃度について、Ｎチャネルトランジスタを例にとって説
明する。ここで、本実施例では、図１に示すように、ソ
ース領域５下のバイアス通路８を介して基板電位が固定
される。そのため、ＳＯＩ膜１においてソース領域５下
が完全に空乏化してしまうと、バイアス領域７からのバ
イアスが非常に難しくなってしまう。従って、バイアス
効果を得るためには、ソース領域５の接合深さとソース
領域５下の空乏層幅とに関連して、ソース領域５下にバ
イアス通路８が存在するようにデバイス設計する必要が
ある。

【００２７】一般に、ソース領域におけるＰＮ接合は階
段接合で近似でき、ソース領域における空乏層幅Ｘｄは
次式で与えられる。

【００２８】

【数１】

【００２９】ただし、Ｃｓはソースの濃度、ＣＢ　は基
板濃度である。数式１より、例えばゲート酸化膜を８５
０Åとしたときの基板濃度ＣＢ　と空乏層幅Ｘｄとの関
係は、計算により図９に示すようになる。従って、ＳＯ
Ｉ膜１の膜厚が１μｍでソース領域５の拡散深さが約０
．５μｍの場合、ソース領域５下にバイアス通路８を確
保するためには、空乏層幅Ｘｄは０．５μｍより小さく
なるようにする必要がある。すなわち、図９に示すよう
に、本実施例においてはＮチャネルトランジスタのＰ−
　ウェルの濃度を１０１６ｃｍ−３程度としている。

【００３０】上述のようにして製造したＮチャネルトラ
ンジスタの特性を図１０（ａ），（ｂ）に示す。同図（
ａ）はゲート電圧Ｖｇとドレイン電流ＩＤ　との関係を
示すＶｇ−ｌｏｇＩＤ　特性である。図に示すように、
基板電位（バイアス電位）Ｖｓを変えると特性も変化す
ることから、基板バイアスが取れていることが確認でき
る。一方、図（ｂ）にはドレイン電圧ＶＤ　とドレイン
電流ＩＤ　との関係を示す。図に示すように良好なトラ
ンジスタ特性が得られている。

【００３１】また、ソース領域５下を介して基板電位を
バイアスするようにしているため、バイアスできる領域
も図１１（ａ）の斜線で示すゲート幅で与えられる領域
となり、特に、図１１に示すようなゲート幅の大きいト
ランジスタを形成する場合、同サイズの図１２に示すも
のよりバイアスできる領域は大となり有利である。また
、図１２に示すものに対して、バイアスするためのまわ
り込み領域も必要ないためトランジスタサイズを小さく
することができる。また、図１２に示すものではチャネ
ル端部においてトランジスタＯＮ時にドレイン電流がチ
ャネルの外側をまわりこむようにして流れ、電流値が設
計通りとならないことが予想されるが、図１あるいは図
１２に示すようにまわり込み領域の存在しない本実施例
ではそのような不具合は防止される。

【００３２】次に、本発明第２実施例について説明する
。図１４は本発明第２実施例を適用したＮチャネルＭＯ
Ｓトランジスタであり、図（ａ）に平面図、図（ｂ）に
そのＡＡ断面図を示す。なお、図１に示す第１実施例と
同じ構成には同一符号が付してある。図１４からわかる
ように本実施例はドレイン領域４がゲート，ソース領域
５に囲まれた構成となっており、ＳＯＩ膜１の最外周に
バイアス領域７が設定されている。

【００３３】本構造によっても、ソース領域５下のバイ
アス通路８を介して、バイアス領域７に印加されるバイ
アス電圧Ｖｓにより基板電位を固定することができる。 また、ドレイン領域４は絶縁体１０まで拡散されている
ため、接合面積は小さく高温時の逆方向リーク電流の発
生も抑制できる。また、直線形状のＭＯＳ素子ではチャ
ネル端面においてＳＯＩ膜表面と結晶方位の異なる面が
存在することに起因して、そのチャネル部端面の影響が
トランジスタ特性に作用することが考えられるが、図１
４（ａ）に示すように本実施例ではドレイン領域４をチ
ャネル領域で囲むようにしているため、原理的にチャネ
ル部に端面は形成されず上述のような影響、例えばチャ
ネル端面でのリークが発生することはない。また、図１
２に示すものにおけるドレイン電流のまわり込みの経路
は存在しないため、設計通りの電流値を得ることができ
る。

【００３４】このように、ドレイン領域が囲まれた図１
４に示す丸型ＭＯＳトランジスタは、チャネル部端面の
リークがないこと、およびチャネル外側の電流の回り込
みが無い点で有利である。なお、ドレイン領域が囲まれ
た丸型ＭＯＳＦＥＴの平面パターンは、他に図１５（ａ
），（ｂ）に示すように、各領域４，６，５，７を全て
円形，方形とするようにしてもよい。

【００３５】次に、図１６に本発明第３実施例を示す。 本実施例では上述したバイアス効果に加え、ドレイン領
域４のゲートエッジ部での電界集中を低不純物濃度ドレ
イン領域４ａにより緩和し、ソース・ドレイン間の横方
向電界の拡がりを抑制するようにしているため、デバイ
スの微細化を図ることができる。次に、本発明第４実施
例について説明する。

【００３６】図１７は本発明第４実施例を適用したＰチ
ャネルＭＯＳトランジスタである。前述のようにＳＯＩ
膜が完全に空乏化するとバイアス領域７からの電位固定
は非常に難しくなる。本実施例では、図１７に示すよう
に、ソース領域５下からチャネル領域下へ連通する高濃
度ドープ層９を設けて、ソース領域５下およびチャネル
領域６下の完全空乏化を抑制するようにしている。他の
構成は図１に示すものと同じであり、図１と同じ符号が
付してある。

【００３７】本第４実施例によれば、ソース領域５下の
空乏層の伸びが高濃度ドープ層９で止まるため、該高濃
度ドープ層９によりバイアス通路８が確保され、基板電
位の固定が容易となる。そのため、Ｎチャネルトランジ
スタに比べキャリア移動度が低く、ＣＭＯＳを構成する
場合に素子サイズを大きくしたり、基板濃度を薄く設定
したりする必要のあるＰチャネルトランジスタにおいて
、ソース下の空乏層幅に関係なく容易にバイアス通路を
確保することができ、特に有利となる。

【００３８】また、この高濃度ドープ層９をチャネル下
まで設けるようにしているため、チャネル下の抵抗を小
さくすることができ、チャネル・ドレイン端でのホット
キャリアにより発生する多数のキャリア（Ｎチャネルで
は正孔）はＳＯＩ膜１内に蓄積されることなく、すばや
く高濃度ドープ層９を通って電源Ｖｓ側に吸収すること
ができ、キンク現象を抑制することができる。

【００３９】次に、図１７に示すＰチャネルＭＯＳトラ
ンジスタの製造方法の一例を図１８から図２１を用いて
説明する。まず、ＩＣを形成するＮ型Ｓｉ基板１ａを用
意し、その一方の主面に高濃度ドープ層９を形成するた
めに、Ｎ型不純物（例えばＡｓ）を高濃度に導入する（
図１８参照）。

【００４０】そして、主表面にＳｉＯ２　膜１０ａを形
成したＳｉ基板１０ｂを絶縁基板１０として用意し、Ｓ
ｉ基板１ａとこの絶縁基板１０とを、各々高濃度ドープ
層を形成した主面とＳｉＯ２　膜１０ａを形成した主面
とが面するようにして、公知のＳｉ−ＳｉＯ２　直接接
合技術を用いて貼り合わせる（図１９参照）。この方法
によれば、絶縁基板１０上ＳＯＩ膜の結晶性が損なわれ
ることはない。

【００４１】その後、不純物を導入した側のＳｉ基板１
ａをラップポリッシュして所望の膜厚にし（図２０参照
）、上述の図２から図８に示す工程と同様の工程を経て
、図２１に示すＳＯＩ構造のＰチャネルＭＯＳトランジ
スタが製造される。なお、本第４実施例ではＰチャネル
トランジスタを例にとって説明したが、Ｎチャネルトラ
ンジスタにおいても勿論適用可能である。また、図１４
に示す丸型ＭＯＳトランジスタあるいは図１６に示すＬ
ＤＤ構造のものに本第４実施例を適用するようにしても
よい。

【００４２】さらに、上記種々の実施例においてはＭＯ
Ｓ構造のトランジスタについて説明したが、これに限る
ものでなく、例えばゲート絶縁膜に窒化膜を使用するＭ
ＮＯＳ構造のものに本発明を適用するようにしてもよい
。

【００４３】

【発明の効果】上記詳述したように、本発明ではドレイ
ン領域を半導体膜において絶縁性基板まで拡散するよう
にしているため、その接合面積を小さくすることができ
、高温時に発生する逆方向リーク電流を抑制することが
できる。また、ソース領域は半導体膜途中で拡散が終了
しているため、チャネル領域の電位は、バイアス領域に
印加されるバイアス電圧によって該ソース領域下の第１
導電型領域を介して容易に固定することができる。

【００４４】さらに、このようにバイアス通路がソース
領域下に設定されているために、チャネル横方向から電
位固定するためのまわり込んだバイアス通路を設定する
必要もなく、全体的なトランジスタサイズを最小限に小
さくすることができる。すなわち、本発明によれば、素
子の微細化に対応でき、基板電位を容易に固定すること
のできる、特に高温用ＩＣとして好適な薄膜ＳＯＩ構造
のＭＩＳトランジスタを提供することができるという優
れた効果が奏される。

【図面の簡単な説明】

【図１】　　本発明第１実施例を適用した直線状のＮチ
ャネルＭＯＳトランジスタであり、図（ａ）は平面図、
図（ｂ）はそのＡＡ断面図である。

【図２】　　本発明第１実施例を適用したＣＭＯＳの製
造工程を示す断面図である。

【図３】　　本発明第１実施例を適用したＣＭＯＳの製
造工程を示す断面図である。

【図４】　　本発明第１実施例を適用したＣＭＯＳの製
造工程を示す断面図である。

【図５】　　本発明第１実施例を適用したＣＭＯＳの製
造工程を示す断面図である。

【図６】　　本発明第１実施例を適用したＣＭＯＳの製
造工程を示す断面図である。

【図７】　　本発明第１実施例を適用したＣＭＯＳの製
造工程を示す断面図である。

【図８】　　本発明第１実施例を適用したＣＭＯＳの製
造工程を示す断面図である。

【図９】　　基板濃度ＣＢ　とソース領域下における空
乏層幅Ｘｄとの関係を示す特性図である。

【図１０】　　本発明を適用したＮチャネルＭＯＳトラ
ンジスタのトランジスタ特性を示す特性図であり、図（
ａ）はＶｇ−ｌｏｇＩｄ特性、図（ｂ）はＶＤ−ＩＤ　
特性である。

【図１１】　　本発明第１実施例を適用したゲート幅の
大きいＰチャネルＭＯＳトランジスタで、図（ａ）は平
面図、図（ｂ）はそのＡＡ断面図である。

【図１２】　　本発明の課題の説明に供したＳＯＩ構造
の基板電位の固定方法を示す図で、図（ａ）は平面図、
図（ｂ）はそのＡＡ断面図である。

【図１３】　　従来構造を示す図で、図（ａ）はＳＯＩ
構造のＮチャネルＭＯＳトランジスタの断面図、図（ｂ
）はバルクを使用したＮチャネルＭＯＳトランジスタの
断面図である。

【図１４】　　本発明第２実施例を適用した丸型のＮチ
ャネルＭＯＳトランジスタで、図（ａ）は平面図、図（
ｂ）はそのＡＡ断面図である。

【図１５】　　図（ａ），図（ｂ）共に図１４に示す本
発明第２実施例の変形例を示す平面図である。

【図１６】　　本発明第３実施例を適用したＮチャネル
ＭＯＳトランジスタの断面図である。

【図１７】　　本発明第４実施例を適用したＰチャネル
ＭＯＳトランジスタの断面図である。

【図１８】　　図１７に示すトランジスタの製造方法を
示す断面図である。

【図１９】　　図１７に示すトランジスタの製造方法を
示す断面図である。

【図２０】　　図１７に示すトランジスタの製造方法を
示す断面図である。

【図２１】　　図１７に示すトランジスタの製造方法を
示す断面図である。

【符号の説明】

１　　ＳＯＩ膜 ２　　ゲート絶縁膜 ３　　ゲート電極 ４　　ドレイン領域 ５　　ソース領域 ６　　チャネル ７　　バイアス領域 ８　　バイアス通路 ９　　高濃度ドープ層 １０　　絶縁体

Claims (5)

【特許請求の範囲】
1. 【請求項１】　　絶縁性基板と、この絶縁性基板上に形
   成された第１導電型の半導体膜と、この半導体膜の所定
   領域に形成され、前記半導体膜表面から前記絶縁性基板
   まで達する拡散深さを有する第２導電型のドレイン領域
   と、前記半導体膜表面において、前記ドレイン領域と前
   記半導体膜とのＰＮ接合部終端に沿って間隔を残して、
   前記半導体膜とのＰＮ接合部が終端するように形成され
   るとともに、前記半導体膜内において拡散が終了する所
   定の拡散深さを有する第２導電型のソース領域と、前記
   ドレイン領域と前記ソース領域との間の前記半導体膜表
   面の前記間隔をチャネル領域として、少なくともこのチ
   ャネル領域上にゲート絶縁膜を介して形成されたゲート
   電極と、前記チャネル領域に対して前記ソース領域側の
   前記半導体膜に形成され、前記ソース領域下に残された
   第１導電型の領域を介して前記チャネル領域の電位をバ
   イアスするためのバイアス電圧が印加される第１導電型
   で、かつ前記半導体膜よりも高不純物濃度のバイアス領
   域とを具備することを特徴とするＭＩＳトランジスタ。
2. 【請求項２】　　前記ソース領域の前記所定の拡散深さ
   は、前記ソース領域下に残された第１導電型の領域が前
   記ソース領域下に形成される空乏層幅よりも大となるよ
   うに設定されていることを特徴とする請求項１記載のＭ
   ＩＳトランジスタ。
3. 【請求項３】　　前記ソース領域下に残された第１導電
   型の領域に、前記ソース領域下に形成される空乏層の拡
   がりを抑制するための、第１導電型で、かつ、前記半導
   体膜よりも高不純物濃度の高濃度層が形成されているこ
   とを特徴とする請求項１記載のＭＩＳトランジスタ。
4. 【請求項４】　　前記ドレイン領域はその表面における
   ＰＮ接合部終端が前記チャネル領域に囲まれるようにし
   て形成されていることを特徴とする請求項１乃至３項の
   何れかに記載のＭＩＳトランジスタ。
5. 【請求項５】　　前記ドレイン領域の前記ＰＮ接合部終
   端に、前記チャネル領域の前記ゲート電極端部における
   電界集中を緩和するために比較的低不純物濃度とされた
   第２導電型の低濃度ドレイン領域が形成されていること
   を特徴とする請求項１乃至４項の何れかに記載のＭＩＳ
   トランジスタ。