JPH04177906A

JPH04177906A - 電力増幅回路

Info

Publication number: JPH04177906A
Application number: JP30528690A
Authority: JP
Inventors: Masaaki Utsunomiya; 正明宇都宮
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1990-11-09
Filing date: 1990-11-09
Publication date: 1992-06-25

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的コ（産業上の利用分野）この発明は、特に低インピーダンス負荷に電力を供給す
るのに好適する電力増幅回路の改良に関する。

（従来の技術）周知のように、トランジスタを用いた電力増幅回路の終
段は、エミッタフォロワ構成となっており、その出力イ
ンピーダンスＺｏは、トランジスタのエミッタ接地電流
増幅率及び相互コンダクタンスをそれぞれβ１ｇｍとし
、入力側インピーダンスをＲｓとすると、Ｚｏ　＝　ｉＲｓ　／　（１＋β））十（１／ｇｍ）と
なる。入力側インピーダンスＲｓは、多段構成にすれば
小さくすることが可能であるから、出力インピーダンス
Ｚｏの限界は、相互コンダクタンスｇｍによって決まる
。相互コンダクタンスｇｍは、ボルツマン定数、絶対温
度及び電子の電荷をそれぞれに、Ｔ、ｑとし、トランジ
スタのコレクタ電流、エミッタ抵抗及びベース接地電流
増幅率をそれぞれＩｃ、ＲＥ、　　α（−１）とすると
、ｇｍ　−（ｋＴ’／ｑ　Ｉｃ　）　＋　（ＲＥ　／ａ
）であるから、エミッタ抵抗ＲＥを小さくすれば、コレ
クタ電流ｒｅによって出力インピーダンスＺｏが決定さ
れることになる。

第６図は、従来の電力増幅回路を示している。

入力端子１１は、入力段を構成するＰＮＰ型のトランジ
スタＱｌ及びＮＰＮ型のトランジスタＱ２のベースにそ
れぞれ接続される。トランジスタＱ１のエミッタは、抵
抗Ｒ１を介して直流電圧＋ｖｃｃの印加された電源端子
１２に接続されるとともに、出力段を構成するＮＰＮ型
のトランジスタＱ３のベースに接続される。トランジス
タＱ２のエミッタは、抵抗Ｒ２を介して直流電圧−ＶＣ
Ｃの印加された電源端子１３に接続されるとともに、出
力段を構成するＰＮＰ型のトランジスタＱ４のベースに
接続される。トランジスタＱｌ、Ｑ４の各コレクタは、
それぞれ電源端子１３に接続され、トランジスタＱ２．
ＱＢの各コレクタは、それぞれ電源端子１２に接続され
る。トランジスタＱＢ。

Ｑ４の各エミッタ間には、直列に抵抗Ｒ３，Ｒ４が介挿
接続され、これら抵抗Ｒ３，Ｒ４の接続点が出力端子１
４に接続されて、プッシュプル構成となされている。

しかしなから、この従来の電力増幅回路では、出力イン
ピーダンスＺｏを低下させるには、出力段トランジスタ
Ｑ３．Ｑ４のコレクタ電流Ｉｃを増加させればよいが、
このようにすると、入力信号の有無にかかわらず消費電
流が増大し、交流信号増幅用としては不要な直流電力損
失を招くという問題が生じる。このため、例えば電池使
用の携帯用電子機器等には、使用することが不向きにな
っている。

（発明か解決しようとする課題）以上のように、従来の電力増幅回路では、出力インピー
ダンスを低くすると消費電力が増加するという問題を有
している。

そこで、この発明は上記事情を考慮してなされたもので
、出力インピーダンスを低くしても消費電力が少なくて
済み、電池使用の電子機器等に使用して好適する極めて
良好な電力増幅回路を提供することを目的とする。

［発明の構成］（課題を解決するための手段）この発明に係る電力増幅回路は、入力信号を第１及び第
２の負帰還増幅手段にそれぞれ供給し、該第１及び第２
の負帰還増幅手段の各出力を合成するものを対象として
いる。そして、入力信号と第１の負帰還増幅手段の帰還
信号との誤差成分を検出し、その検出出力に基づいて第
２の負帰還増幅手段のバイアスを制御するとともに、入
力信号と第２の負帰還増幅手段の帰還信号との誤差成分
を検出し、その検出出力に基づいて第１の負帰還増幅手
段のバイアスを制御するようにしたものである。

（作　用）上記のような構成によれば、出力電流を増加させる必要
が生じた場合にのみ、第１及び第２の負帰還増幅手段の
バイアス電流を変化させ、その出力電流を増加させるよ
うにしたので、負帰還増幅手段の直流損失を最小限に抑
えることが可能となり、出力インピーダンスを低くして
も消費電力か少なくて済むようになる。

（実施例）以下、この発明の一実施例について図面を参照して詳細
に説明する。第１図において、入力端子１５は、加算回
路１６，１７，１８，１９の各正入力端＋に接続される
。加算回路１７の出力端は、増幅回路２０を介した後、
帰還回路２１を介して加算回路１６．１７の各負入力端
−に接続されるとともに、加算回路２２の一方の正入力
端子に接続される。加算回路１８の出力端は、増幅回路
２３を介した後、帰還回路２４を介して加算回路１８．
１９の各負入力端−に接続されるとともに、加算回路２
２の他方の正入力端子に接続される。加算回路２２の出
力端は、出力端子２５に接続される。加算回路１６．１
９の各出力端は、それぞれバイアス制御回路２６．２７
を介して増幅回路２３．２０のバイアス端に接続される
。

上記の構成において、その動作を説明する。まず、入力
端子１５に供給された入力信号は、帰還回路２１によっ
て負帰還がかけられた増幅回路２０と、帰還回路２４に
よって負帰還がかけられた増幅回路２３とによりそれぞ
れ増幅された後、各増幅出力が加算回路２２で加算され
て出力端子２５から取り出される。このとき、加算回路
１６によって、入力端子１５に供給された入力信号と、
帰還回路２１から出力される帰還信号との誤差成分が取
り出される。そして、この誤差成分出力によってバイア
ス制御回路２６か駆動され、増幅回路２３のバイアス電
流が制御されて、増幅回路２３の出力インピーダンスが
制御される。また、加算回路１９により、入力端子１５
に供給された入力信号と、帰還回路２４から出力される
帰還信号との誤差成分か取り出され、この誤差成分出力
によりバイアス制御回路２７を介して増幅回路２０のバ
イアス電流が制御されて、増幅回路２０の出力インピー
ダンスが制御される。すなわち、増幅回路２０の出力に
歪みが生じ出力電流を増加させる必要が生じた場合、増
幅回路２３のバイアス電流を増加させて出力電流を増加
させ、逆に、増幅回路２３の出力に歪みか生し出力電流
を増加させる必要が生じた場合、増幅回路２０のバイア
ス電流を増加させて出力電流を増加させる。

上記実施例によれば、一方の増幅回路２０゜２３の出力
電流を増加させる必要が生じた場合にのみ、他方の増幅
回路２３．２０のバイアス電流を変化させその出力電流
を増加させるようにしたので、増幅回路２０．２３の直
流損失を最小限に抑えることが可能となり、出力インピ
ーダンスを低くしても消費電力か少なくて済むようにな
る。

また、増幅回路２０．２３のバイアス電流のみを制御し
ているので、バイアス制御ループに関して発振が生じる
こともなく動作の安定化を図ることができる。

第２図は、第１図に示す回路を具体的な回路素子で構成
した例を示している。入力端子２８は、前記増幅回路２
０．２３の入力段を構成するＰＮＰ型のトランジスタＱ
ｌｌ及びＮＰＮ型のトランジスタＱ１２の各ベースにそ
れぞれ接続される。トランジスタＱ１１のエミッタは、
抵抗Ｒ１１を介して直流電圧＋ＶＣＣの印加された電源
端子２９に接続されるとともに、上記増幅回路２０の出
力段を構成するＮＰＮ型のトランジスタ０１３のベース
に接続される。トランジスタＱ１２のエミッタは、抵抗
Ｒ１２を介して直流電圧−Ｖｃｃの印加された電源端子
３ｏに接続されるとともに、上記増幅回路２３の出力段
を構成するＰＮＰ型のトランジスタＱ１４のベースに接
続される。トランジスタＱｌｌ、Ｑ１４の各コレクタは
、電源端子３０に接続され、トランジスタＱ１２．Ｑ１
３の各コレクタは、電源端子２９に接続される。トラン
ジスタＱ１３．Ｑ１４の各エミッタ間には、前記加算回
路２２を構成する抵抗Ｒ１３，Ｒ１４が直列に介挿接続
され、これら抵抗Ｒ１３，Ｒ１４の接続点が出力端子３
１に接続される。

トランジスタＱ１３のエミッタと抵抗Ｒ１３との接続点
は、抵抗Ｒ１５を介して前記加算回路１６を構成するＰ
ＮＰ型のトランジスタＱ１５のエミッタに接続される。

トランジスタＱ１４のエミッタと抵抗Ｒ１４との接続点
は、抵抗Ｒ１６を介して前記加算回路１つを構成するＰ
ＮＰ型のトランジスタＱ１６のエミッタに接続される。

トランジスタＱ１５．Ｑ１６の各ベースは共通接続され
、その接続点は入力端子２８に接続される。トランジス
タＱ１５のコレクタは、前記バイアス制御回路２６を構
成するトランジスタＱ１７のベースに接続される。トラ
ンジスタＱ１７は、そのコレクタかトランジスタＱ１４
のベースに接続され、そのエミッタが抵抗Ｒ１７を介し
て電源端子３０に接続される。トランジスタＱ１６のコ
レクタは、前記バイアス制御回路２７を構成するトラン
ジスタ０１８のベースに接続される。トランジスタ０１
８は、そのコレクタがトランジスタＱ１３のベースに接
続され、そのエミッタが抵抗Ｒ１８を介して電源端子２
９に接続される。

なお、前記帰還回路２１．．２４及び加算回路１７．１
８の動作は、トランジスタＱ１３゜Ｑ１４の電流帰還動
作によって代替される。

入力端子２８に供給された入力信号は、エミッタフォロ
ワを構成するトランジスタＱ１１゜Ｑ１２及び抵抗Ｒ１
１，Ｒ１２を介して、トランジスタＱ１Ｂ、Ｑ１４及び
抵抗Ｒ１Ｂ、Ｒ１４よりなるエミッタフォロワに供給さ
れ、抵抗Ｒ１３゜Ｒ１４でトランジスタＱ１Ｂ、Ｑ１４
の出力が合成されて出力端子３１から取り出される。出
力端子３１に低インピーダンス負荷を接続した場合、ト
ランジスタＱ１３．Ｑ１４のエミッタには、第３図及び
第４図にそれぞれ点線で示すような歪みが表われる。ト
ランジスタＱ１３．Ｑ１４は、プッシュプル動作をして
いることから、入力信号の電位が正のときには、抵抗Ｒ
１３による電圧降下の影響でトランジスタＱ１４のエミ
ッタ電位か大きく歪み（ΔＶ　ｌａ＜ΔＶｌｂ）、入力
信号の電位が負のときには、抵抗Ｒ１４による電圧降下
の影響でトランジスタＱ１３のエミッタ電位か大きく歪
む（ΔＶ２ａ＞ΔＶ　２ｂ）。これらの歪みをそれぞれ
トランジスタＱ１５．Ｑ１６で検出し、トランジスタＱ
１７，０１８によってトランジスタＱ１４゜０１３のバ
イアス電流を制御することにより、出力インピーダンス
を低下させ歪みを低減することができる。

次に、第５図は、この発明の他の実施例を示している。

第１図と同一部分に同一符号を付して説明すると、増幅
回路２３の入力側に位相反転回路３２を設けるとともに
、各増幅回路２０．２３の出力端間に負荷３３を介挿接
続して、２つの増幅回路２０．２３をブリッジ接続する
ようにしている。この場合、加算回路１６．１９への信
号入力が第１図に示す回路と逆になっており、入力信号
が加算回路１６．１９の負入力端一に供給され、帰還信
号が加算回路１６．１９の正入力端子に供給される。こ
のような構成によっても、上記実施例と略同様な効果を
得ることができる。

なお、この発明は上記各実施例に限定されるものではな
く、この外その要旨を逸脱しない範囲で種々変形して実
施することができる。

［発明の効果］以上詳述したようにこの発明によれば、出力インピーダ
ンスを低（しても消費電力か少なくて済み、電池使用の
電子機器等に使用して好適する極めて良好な電力増幅回
路を提供することができる。

【図面の簡単な説明】

第１図はこの発明に係る電力増幅回路の一実施例を示す
ブロック構成図、第２図は同実施例を具体的な回路素子
で構成した例を示す回路構成図、第３図及び第４図はそ
れぞれ第２図に示した回路の動作を説明するための波形
図、第５図はこの発明の他の実施例を示すブロック構成
図、第６図は従来の電力増幅回路を示す回路構成図であ
る。１１・・・入力端子、１２．１３・・・電源端子、１４
・・・出力端子、１５・・・入力端子、１６〜１９・・
・加算回路、２０・・・増幅回路、２１・・・帰還回路
、２２・・・加算回路、２３・・・増幅回路、２４・・
・帰還回路、２５・・・出力端子、２６．２７・・・バ
イアス制御回路、２８・・・入力端子、２９．３０・・
・電源端子、３１・・・出力端子、３２・・・位相反転
回路、３３・・・負荷。出願人代理人　弁理士　鈴江武彦ＡＶ＋ａＡＶ２ａ第３図ＡＶ＋ｂ第　４　図第５図

Claims

【特許請求の範囲】

入力信号を第１及び第２の負帰還増幅手段にそれぞれ供
給し、該第１及び第２の負帰還増幅手段の各出力を合成
する電力増幅回路において、前記入力信号と前記第１の
負帰還増幅手段の帰還信号との誤差成分を検出する第１
の検出手段と、この第１の検出手段の出力に基づいて前
記第２の負帰還増幅手段のバイアスを制御する第１の制
御手段と、前記入力信号と前記第２の負帰還増幅手段の
帰還信号との誤差成分を検出する第２の検出手段と、こ
の第２の検出手段の出力に基づいて前記第１の負帰還増
幅手段のバイアスを制御する第２の制御手段とを具備し
てなることを特徴とする電力増幅回路。