JPH0241931Y2 - - Google Patents
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- Publication number
- JPH0241931Y2 JPH0241931Y2 JP13712984U JP13712984U JPH0241931Y2 JP H0241931 Y2 JPH0241931 Y2 JP H0241931Y2 JP 13712984 U JP13712984 U JP 13712984U JP 13712984 U JP13712984 U JP 13712984U JP H0241931 Y2 JPH0241931 Y2 JP H0241931Y2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- base
- alc
- emitter
- collector
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000009499 grossing Methods 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 2
Landscapes
- Control Of Amplification And Gain Control (AREA)
Description
【考案の詳細な説明】
〔考案の技術分野〕
本考案はALCのON／OFF時に生じる入力オフ
セツトを補償し、IC化に適したALC回路に関す
る。
セツトを補償し、IC化に適したALC回路に関す
る。
一般にALC回路は第３図に示すように構成さ
れている。すなわち、マイクやチユーナ等の入力
信号源１からの信号を入力抵抗２を介して入力直
結形増幅器３のPNP形のコレクタを接地したト
ランジスタQ1のバイアス抵抗４を介して接地さ
れたベースに入力している。増幅器３はトランジ
スタQ1のほかに、このトランジスタQ1のエミツ
タにエミツタが接続され、コレクタが定電流負荷
５を介して電源Vccに接続されたNPNトランジ
スタQ2、さらにこのトランジスタQ2のコレクタ
と定電流負荷５との共通接続点にベースが接続さ
れ、電源Vccにコレクタが接続され、エミツタが
抵抗６を介してトランジスタQ2のベースに接続
されたNPNトランジスタQ3、トランジスタQ2の
ベースと接地間に抵抗７とコンデンサ８の直列回
路、またトランジスタQ3のエミツタと接地間に
介挿された定電流負荷９から構成されている。そ
してトランジスタQ3のエミツタから導出される
増幅器３の出力は出力端子１０に接続されてい
る。さらにこの増幅器３の出力は整流平滑回路１
１を介してALC制御用トランジスタQ4のベース
に接続され、このトランジスタQ4のコレクタは
増幅器３の入力にエミツタは接続されている。
れている。すなわち、マイクやチユーナ等の入力
信号源１からの信号を入力抵抗２を介して入力直
結形増幅器３のPNP形のコレクタを接地したト
ランジスタQ1のバイアス抵抗４を介して接地さ
れたベースに入力している。増幅器３はトランジ
スタQ1のほかに、このトランジスタQ1のエミツ
タにエミツタが接続され、コレクタが定電流負荷
５を介して電源Vccに接続されたNPNトランジ
スタQ2、さらにこのトランジスタQ2のコレクタ
と定電流負荷５との共通接続点にベースが接続さ
れ、電源Vccにコレクタが接続され、エミツタが
抵抗６を介してトランジスタQ2のベースに接続
されたNPNトランジスタQ3、トランジスタQ2の
ベースと接地間に抵抗７とコンデンサ８の直列回
路、またトランジスタQ3のエミツタと接地間に
介挿された定電流負荷９から構成されている。そ
してトランジスタQ3のエミツタから導出される
増幅器３の出力は出力端子１０に接続されてい
る。さらにこの増幅器３の出力は整流平滑回路１
１を介してALC制御用トランジスタQ4のベース
に接続され、このトランジスタQ4のコレクタは
増幅器３の入力にエミツタは接続されている。
ここで増幅器３の入力であるトランジスタQ1
のベースに信号源１からの信号が抵抗２を介して
印加されると、トランジスタQ1はエミツタフロ
ア、トランジスタQ2はベース接地型と実質的等
価な動作をし、負荷は定電流源５の能動負荷とし
てのインピーダンスとトランジスタQ3のベース
側からみたインピーダンスの並列になり、この負
荷とトランジスタQ1，Q2のエミツタ抵抗re（reは
エミツタ電流１mAで26Ω）で利得が決定される。
またトランジスタQ3のエミツタより抵抗６，７
およびコンデンサ８によりトランジスタQ2のベ
ースに帰還し、閉回路利得を決定している。従つ
て増幅器３の閉回路利得は抵抗６／抵抗７でほぼ
決定される。
のベースに信号源１からの信号が抵抗２を介して
印加されると、トランジスタQ1はエミツタフロ
ア、トランジスタQ2はベース接地型と実質的等
価な動作をし、負荷は定電流源５の能動負荷とし
てのインピーダンスとトランジスタQ3のベース
側からみたインピーダンスの並列になり、この負
荷とトランジスタQ1，Q2のエミツタ抵抗re（reは
エミツタ電流１mAで26Ω）で利得が決定される。
またトランジスタQ3のエミツタより抵抗６，７
およびコンデンサ８によりトランジスタQ2のベ
ースに帰還し、閉回路利得を決定している。従つ
て増幅器３の閉回路利得は抵抗６／抵抗７でほぼ
決定される。
トランジスタQ1のベースはベース電流とバイ
アス抵抗４とにより多少の電位をもつ（通常数
mV〜数10mV程度）が、通常の差動増幅器等に
比べ殆んど接地電位に近いレベルで動作させるこ
とができる。
アス抵抗４とにより多少の電位をもつ（通常数
mV〜数10mV程度）が、通常の差動増幅器等に
比べ殆んど接地電位に近いレベルで動作させるこ
とができる。
よつて、増幅器３の出力は整流平滑回路１１を
通り、ALCトランジスタQ4のベースに接続され、
直流的に零バイアスされたコレクタ−エミツタ間
の内部インピーダンスを変化させてALC効果を
得るものである。
通り、ALCトランジスタQ4のベースに接続され、
直流的に零バイアスされたコレクタ−エミツタ間
の内部インピーダンスを変化させてALC効果を
得るものである。
しかしながら上記のALC回路ではトランジス
タQ1のベース電位はそのベース電流とバイアス
抵抗４で決定れ、通常数mV〜数10mV電位を持
つが、ひとたびALC制御用トランジスタQ4が動
作すると、そのコレクタ−エミツタ間の内部イン
ピーダンスは数百Ω〜数10Ωとなつてバイアス抵
抗４に並列接続されることとなりトランジスタ
Q1のベース電位がさらに低くなる。このときア
タツクタイムの速い整流平滑回路１１を用いてい
るときには入力での直流の変動が出力の直流を変
動させ、第２図ａに示す入力信号に対し、第２図
ｂに示すように立ち上がりの不安定なALC特性
となつている。
タQ1のベース電位はそのベース電流とバイアス
抵抗４で決定れ、通常数mV〜数10mV電位を持
つが、ひとたびALC制御用トランジスタQ4が動
作すると、そのコレクタ−エミツタ間の内部イン
ピーダンスは数百Ω〜数10Ωとなつてバイアス抵
抗４に並列接続されることとなりトランジスタ
Q1のベース電位がさらに低くなる。このときア
タツクタイムの速い整流平滑回路１１を用いてい
るときには入力での直流の変動が出力の直流を変
動させ、第２図ａに示す入力信号に対し、第２図
ｂに示すように立ち上がりの不安定なALC特性
となつている。
本考案は入力オフセツトを極力少なくして安定
したALC特性の得られるALC回路を提供する。
したALC特性の得られるALC回路を提供する。
本考案のALC回路はベース、エミツタ、コレ
クタの各電極を備えたPNPトランジスタのベー
スを接地間にバイアス抵抗とALC制御用トラン
ジスタを介挿させ、ALC制御用トランジスタの
ベースにALCコントロール電流を流し、このと
きのALC制御用トランジスタのエミツタ−コレ
クタ間のオン抵抗によつて生じるオフセツトを極
力少なくするために上記PNPトランジスタのバ
イアス抵抗に電流を流し込むようにしたものであ
る。
クタの各電極を備えたPNPトランジスタのベー
スを接地間にバイアス抵抗とALC制御用トラン
ジスタを介挿させ、ALC制御用トランジスタの
ベースにALCコントロール電流を流し、このと
きのALC制御用トランジスタのエミツタ−コレ
クタ間のオン抵抗によつて生じるオフセツトを極
力少なくするために上記PNPトランジスタのバ
イアス抵抗に電流を流し込むようにしたものであ
る。
以下本考案の一実施例につき第１図を参照して
詳細に説明するが、第３図と同一部分には同一番
号を附してその説明を省略する。
詳細に説明するが、第３図と同一部分には同一番
号を附してその説明を省略する。
第１図の整流平滑回路２０はその出力をALC
制御用トランジスタQ4のベースに流し込むこと
のほかに、増幅器３の入力、すなわちトランジス
タQ1のベースにも制御電流を流すように構成し
ている。
制御用トランジスタQ4のベースに流し込むこと
のほかに、増幅器３の入力、すなわちトランジス
タQ1のベースにも制御電流を流すように構成し
ている。
これにより、トランジスタQ1のベース電位は
トランジスタQ4のコレクタ−エミツタ間の内部
インピーダンスとバイアス抵抗４との並列インピ
ーダンスおよびトランジスタQ1のベース電流に
よつて決定する。ここでトランジスタQ4が整流
平滑回路２０のALC制御電流によりオンしてコ
レクタ−エミツタ間の内部インピーダンスによつ
て低くなつた電位の状態では、トランジスタQ1
のベースにもALC制御電流を流入させる。よつ
て整流平滑回路２０からALC制御電流が出力さ
れない、つまりALCオフ時のトランジスタQ1の
ベース電位と同様に設定することで、入力のオフ
セツトが発生しないようにしている。
トランジスタQ4のコレクタ−エミツタ間の内部
インピーダンスとバイアス抵抗４との並列インピ
ーダンスおよびトランジスタQ1のベース電流に
よつて決定する。ここでトランジスタQ4が整流
平滑回路２０のALC制御電流によりオンしてコ
レクタ−エミツタ間の内部インピーダンスによつ
て低くなつた電位の状態では、トランジスタQ1
のベースにもALC制御電流を流入させる。よつ
て整流平滑回路２０からALC制御電流が出力さ
れない、つまりALCオフ時のトランジスタQ1の
ベース電位と同様に設定することで、入力のオフ
セツトが発生しないようにしている。
以上のように本考案によれば、ALC制御用ト
ランジスタにALC制御電流を入力するとともに
増幅器の入力にも流入することによつて、増幅器
の入力電位をALCオフの状態と同様に、オフセ
ツトを補償している。従つて第２図ａの入力信号
に対し、増幅器の出力には第２図ｃに示すように
安定なALC特性が得られる。
ランジスタにALC制御電流を入力するとともに
増幅器の入力にも流入することによつて、増幅器
の入力電位をALCオフの状態と同様に、オフセ
ツトを補償している。従つて第２図ａの入力信号
に対し、増幅器の出力には第２図ｃに示すように
安定なALC特性が得られる。
第１図は本考案の一実施例を示す回路図、第２
図ａは本考案の対象となる入力信号波形図、第２
図ｂは従来の出力波形図、第２図ｃは本考案の出
力波形図、第３図は従来の回路図である。 Q1，Q2，Q3……トランジスタ、３……増幅器、
２０……整流平滑回路、Q4……ALC制御用トラ
ンジスタ。
図ａは本考案の対象となる入力信号波形図、第２
図ｂは従来の出力波形図、第２図ｃは本考案の出
力波形図、第３図は従来の回路図である。 Q1，Q2，Q3……トランジスタ、３……増幅器、
２０……整流平滑回路、Q4……ALC制御用トラ
ンジスタ。
Claims (1)
- ベースが入力信号源に直結され、コレクタが接
地された第１のトランジスタと、エミツタが前記
第１のトランジスタのエミツタに接続され、コレ
クタがインピーダンス手段を介して直流電源に接
続された第２のトランジスタと、ベースが前記第
２のトランジスタおよびインピーダンス手段との
共通接続点に接続され、コレクタが前記直流電源
に供給され、エミツタが抵抗を介して前記第２の
トランジスタのベースに接続された第３のトラン
ジスタからなる入力直結形増幅器、前記増幅器の
出力を整流平滑する回路、ベースが前記回路の出
力端子に接続され、エミツタが接地され、コレク
タが前記第１のトランジスタのベースに接続され
たALC制御用トランジスを備え、前記第１のト
ランジスタを実質的に接地バイアスで駆動するよ
うにしてなるALC回路において、前記増幅器の
入力にも制御電流を流すことによつて、ALC制
御用トランジスタのオン抵抗によつて生じるオフ
セツトを減少させたことを特徴とするALC回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13712984U JPH0241931Y2 (ja) | 1984-09-10 | 1984-09-10 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13712984U JPH0241931Y2 (ja) | 1984-09-10 | 1984-09-10 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6152820U JPS6152820U (ja) | 1986-04-09 |
| JPH0241931Y2 true JPH0241931Y2 (ja) | 1990-11-08 |
Family
ID=30695546
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13712984U Expired JPH0241931Y2 (ja) | 1984-09-10 | 1984-09-10 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0241931Y2 (ja) |
-
1984
- 1984-09-10 JP JP13712984U patent/JPH0241931Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6152820U (ja) | 1986-04-09 |
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