JPH0561645A - ２進加算器 - Google Patents
２進加算器Info
- Publication number
- JPH0561645A JPH0561645A JP25306391A JP25306391A JPH0561645A JP H0561645 A JPH0561645 A JP H0561645A JP 25306391 A JP25306391 A JP 25306391A JP 25306391 A JP25306391 A JP 25306391A JP H0561645 A JPH0561645 A JP H0561645A
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- Japan
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- input
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Abstract
(57)【要約】
【目的】 遅延の小さいトランスミッションゲートで２
進加算器を構成し、かつ、通過ゲート段数を減らすこと
によって桁上げ信号の伝搬速度を速める。 【構成】 ２進数の２つの加算入力ｘ、ｙの一方の値に
より制御されて、加算入力の一方とのその反転値との何
れか一方を選択して中間和値として導出するトランスミ
ッションゲート２１、２２と、上記中間和値により制御
されて、桁上げ入力Ｃ−ＩＮと上記加算入力の一方との
何れかを選択して桁上げ出力Ｃ−ＯＵＴとして導出する
トランスミッションゲート２３、２４と、上記中間和値
により制御されて、桁上げ入力Ｃ−ＩＮとその反転値と
の何れか一方を選択して加算出力ＳＵＭとして導出する
トランスミッションゲート２５、２６とにより加算回路
を構成する。
進加算器を構成し、かつ、通過ゲート段数を減らすこと
によって桁上げ信号の伝搬速度を速める。 【構成】 ２進数の２つの加算入力ｘ、ｙの一方の値に
より制御されて、加算入力の一方とのその反転値との何
れか一方を選択して中間和値として導出するトランスミ
ッションゲート２１、２２と、上記中間和値により制御
されて、桁上げ入力Ｃ−ＩＮと上記加算入力の一方との
何れかを選択して桁上げ出力Ｃ−ＯＵＴとして導出する
トランスミッションゲート２３、２４と、上記中間和値
により制御されて、桁上げ入力Ｃ−ＩＮとその反転値と
の何れか一方を選択して加算出力ＳＵＭとして導出する
トランスミッションゲート２５、２６とにより加算回路
を構成する。
Description
【０００１】
【産業上の利用分野】本発明は、例えば乗算器、ＡＬＵ
等の加算部分において加算演算を行うことが出来る半導
体論理回路で構成された２進加算器に関するものであ
る。
等の加算部分において加算演算を行うことが出来る半導
体論理回路で構成された２進加算器に関するものであ
る。
【０００２】
【従来の技術】加算回路は、多数の半導体論理回路に用
いられている基本的な回路である。従来の加算回路の構
成は第２図で示すようにエクスクルーシブオアゲート
１、５、アンドゲート２、４オアゲート３で構成されて
いる。そして端子ａ、ｂ、ｃからの入力信号は、各ゲー
ト１、２・・・・５を介して端子Ａ、Ｂに出力される。
ここで端子Ａからは、桁上げ信号が出力される。しかし
桁上げ信号を出力する端子Ａに到達するまでにゲート
１、ゲート２、ゲート３の順でゲートを３段も通らなけ
れば桁上げ信号が確定しなかった。なおａ、ｂは加算入
力で、ｃは桁上げ入力であり、加算出力は端子Ｂに出力
される。
いられている基本的な回路である。従来の加算回路の構
成は第２図で示すようにエクスクルーシブオアゲート
１、５、アンドゲート２、４オアゲート３で構成されて
いる。そして端子ａ、ｂ、ｃからの入力信号は、各ゲー
ト１、２・・・・５を介して端子Ａ、Ｂに出力される。
ここで端子Ａからは、桁上げ信号が出力される。しかし
桁上げ信号を出力する端子Ａに到達するまでにゲート
１、ゲート２、ゲート３の順でゲートを３段も通らなけ
れば桁上げ信号が確定しなかった。なおａ、ｂは加算入
力で、ｃは桁上げ入力であり、加算出力は端子Ｂに出力
される。
【０００３】
【発明が解決しようとする課題】従来の加算回路は、上
記説明のごとく３段のゲートの通過により桁上げ信号が
決定されていたため、桁上げ信号の伝搬遅延が大きいと
いう問題があった。つまり互いに直列に接続して使用し
た際に桁上げ信号の伝搬遅延が加算回路の高速化を妨げ
ていた。
記説明のごとく３段のゲートの通過により桁上げ信号が
決定されていたため、桁上げ信号の伝搬遅延が大きいと
いう問題があった。つまり互いに直列に接続して使用し
た際に桁上げ信号の伝搬遅延が加算回路の高速化を妨げ
ていた。
【０００４】本発明は上述の問題に鑑みてなされたもの
であり、遅延の小さいトランスミッションゲートで回路
を構成し、かつ、通過ゲート段数を減らすことによって
桁上げ信号の伝搬速度を速めることを目的とする。
であり、遅延の小さいトランスミッションゲートで回路
を構成し、かつ、通過ゲート段数を減らすことによって
桁上げ信号の伝搬速度を速めることを目的とする。
【０００５】
【課題を解決するための手段】本発明は、２進数の２つ
の加算入力と桁上げ入力とに基づいて加算出力を導出す
る２進加算器において、２つの加算入力値の一方とのそ
の反転値との何れか一方を選択して中間和値として導出
するトランスミッションゲートと、上記中間和値により
制御されて、桁上げ入力値と上記加算入力値の一方との
何れかを選択して桁上げ出力値として導出するトランス
ミッションゲートとを備えることを特徴とする。
の加算入力と桁上げ入力とに基づいて加算出力を導出す
る２進加算器において、２つの加算入力値の一方とのそ
の反転値との何れか一方を選択して中間和値として導出
するトランスミッションゲートと、上記中間和値により
制御されて、桁上げ入力値と上記加算入力値の一方との
何れかを選択して桁上げ出力値として導出するトランス
ミッションゲートとを備えることを特徴とする。
【０００６】また本発明の他の特徴による２進加算器
は、２進数の２つの加算入力値の一方の値により制御さ
れて、上記加算入力値の一方とのその反転値との何れか
一方を選択して中間和値として導出するトランスミッシ
ョンゲートと、上記中間和値により制御されて、桁上げ
入力値と上記加算入力の一方との何れかを選択して桁上
げ出力値として導出するトランスミッションゲートと、
上記中間和値により制御されて、上記桁上げ入値とその
反転値との何れか一方を選択して加算出力値として導出
するトランスミッションゲートとを備えることを特徴と
する。
は、２進数の２つの加算入力値の一方の値により制御さ
れて、上記加算入力値の一方とのその反転値との何れか
一方を選択して中間和値として導出するトランスミッシ
ョンゲートと、上記中間和値により制御されて、桁上げ
入力値と上記加算入力の一方との何れかを選択して桁上
げ出力値として導出するトランスミッションゲートと、
上記中間和値により制御されて、上記桁上げ入値とその
反転値との何れか一方を選択して加算出力値として導出
するトランスミッションゲートとを備えることを特徴と
する。
【０００７】
【作用】本発明の作用について表１をもとに説明する。
表１において、ｘ、ｙは半導体論理回路の加算器におけ
る２つのデータ入力値のことで、ノード１、ＳＵＭ、Ｃ
−ＩＮ、Ｃ−ＯＵＴはそれぞれｘ、ｙのエクスクルーシ
ブオアを取った中間和出力、３つの入力信号の加算出力
信号、下位桁からの桁上げ入力信号、上位桁への桁上げ
出力信号のことである。まずｘ、ｙ共にハイかローの時
つまりノード１がローの時、Ｃ−ＯＵＴにはｘもしくは
ｙが、ＳＵＭにはＣ−ＩＮが出力される。また、ｘ、ｙ
がそれぞれ別の値を取る時つまりノードがハイの時、Ｃ
−ＯＵＴにはＣ−ＩＮが、ＳＵＭにはＣ−ＩＮの反転信
号がそれぞれ出力される。以上のアルゴリズムを元にト
ランスミッションゲート、インバータのみで回路を構成
することにより、消費電力を小さくし、かつ桁上げ信号
の伝搬速度を速めることができる。
表１において、ｘ、ｙは半導体論理回路の加算器におけ
る２つのデータ入力値のことで、ノード１、ＳＵＭ、Ｃ
−ＩＮ、Ｃ−ＯＵＴはそれぞれｘ、ｙのエクスクルーシ
ブオアを取った中間和出力、３つの入力信号の加算出力
信号、下位桁からの桁上げ入力信号、上位桁への桁上げ
出力信号のことである。まずｘ、ｙ共にハイかローの時
つまりノード１がローの時、Ｃ−ＯＵＴにはｘもしくは
ｙが、ＳＵＭにはＣ−ＩＮが出力される。また、ｘ、ｙ
がそれぞれ別の値を取る時つまりノードがハイの時、Ｃ
−ＯＵＴにはＣ−ＩＮが、ＳＵＭにはＣ−ＩＮの反転信
号がそれぞれ出力される。以上のアルゴリズムを元にト
ランスミッションゲート、インバータのみで回路を構成
することにより、消費電力を小さくし、かつ桁上げ信号
の伝搬速度を速めることができる。
【０００８】
【表１】
【０００９】
【実施例】本発明の一実施例の加算回路を図１に示す。
図１において、１６、１７は２進入力ｘ，ｙの入力端子
であり、入力端子１８、出力端子１９はそれぞれ下位桁
からの桁上げ入力Ｃ−ＩＮおよび上位桁への桁上げ出力
Ｃ−ＯＵＴの端子である。また２０は加算出力ＳＵＭの
出力端子である。１１〜１５はインバータであり、２１
〜２６はトランスミッションゲートである。
図１において、１６、１７は２進入力ｘ，ｙの入力端子
であり、入力端子１８、出力端子１９はそれぞれ下位桁
からの桁上げ入力Ｃ−ＩＮおよび上位桁への桁上げ出力
Ｃ−ＯＵＴの端子である。また２０は加算出力ＳＵＭの
出力端子である。１１〜１５はインバータであり、２１
〜２６はトランスミッションゲートである。
【００１０】トランスミッションゲート２１、２２は、
加算入力ｘ、ｙの一方（例えばｙ）の値によって開閉が
制御されて、加算入力の一方（例えばｘ）とその値をイ
ンバータ１１によって反転した値の何れか一方を選択し
て、中間和出力としてノード１に出力する。インバータ
１２は、トランスミッションゲート２１、２２の相補駆
動用である。
加算入力ｘ、ｙの一方（例えばｙ）の値によって開閉が
制御されて、加算入力の一方（例えばｘ）とその値をイ
ンバータ１１によって反転した値の何れか一方を選択し
て、中間和出力としてノード１に出力する。インバータ
１２は、トランスミッションゲート２１、２２の相補駆
動用である。
【００１１】トランスミッションゲート２３、２４は、
ノード１の中間和値によって開閉が制御されて、加算入
力の一方（例えばｙ）と端子１８の桁上げ入力Ｃ−ＩＮ
との何れか一方を選択して、桁上げ出力Ｃ−ＯＵＴとし
て端子１９に出力する。インバータ１３は、トランスミ
ッションゲート２３、２４、２５、２６の相補駆動用で
ある。
ノード１の中間和値によって開閉が制御されて、加算入
力の一方（例えばｙ）と端子１８の桁上げ入力Ｃ−ＩＮ
との何れか一方を選択して、桁上げ出力Ｃ−ＯＵＴとし
て端子１９に出力する。インバータ１３は、トランスミ
ッションゲート２３、２４、２５、２６の相補駆動用で
ある。
【００１２】トランスミッションゲート２５、２６は、
ノード１の中間和値によって開閉が制御されて、端子１
８の桁上げ入力Ｃ−ＩＮとその値をインバータ１４によ
って反転した値の何れか一方を選択して、加算出力ＳＵ
Ｍとしてインバータ１５を介して端子２０に出力する。
ノード１の中間和値によって開閉が制御されて、端子１
８の桁上げ入力Ｃ−ＩＮとその値をインバータ１４によ
って反転した値の何れか一方を選択して、加算出力ＳＵ
Ｍとしてインバータ１５を介して端子２０に出力する。
【００１３】図１の加算器の動作を説明すると、入力端
子１６、１７に与えられる入力信号ｘ、ｙについて入力
信号ｙがローの場合、入力信号ｙによりトランスミッシ
ョンゲート２１が開き、入力信号ｘはそのままの値でノ
ード１に送られる。また入力信号ｙがハイの場合、入力
信号ｙによりトランスミッションゲート２２が開きイン
バータ１１により入力信号ｘを反転した値がノード１に
送られる。この動作により、１ビット同志の２数の和信
号が中間和としてノード１に出力される。
子１６、１７に与えられる入力信号ｘ、ｙについて入力
信号ｙがローの場合、入力信号ｙによりトランスミッシ
ョンゲート２１が開き、入力信号ｘはそのままの値でノ
ード１に送られる。また入力信号ｙがハイの場合、入力
信号ｙによりトランスミッションゲート２２が開きイン
バータ１１により入力信号ｘを反転した値がノード１に
送られる。この動作により、１ビット同志の２数の和信
号が中間和としてノード１に出力される。
【００１４】次に入力信号ｘ、ｙが共に同じ値を取る場
合、中間のノード１に出力される信号はローであるが、
この中間和信号によりトランスミッションゲート２３が
開き、入力信号ｙが桁上げ信号として出力端子１９に出
力される。また中間和ノード１がハイの場合、トランス
ミッションゲート２４が開き、入力端子１８に供給され
ている桁上げ入力信号Ｃ−ＩＮが桁上げ出力信号Ｃ−Ｏ
ＵＴとして出力端子１９に出力される。これによって最
終的な桁上げ信号が確定する。
合、中間のノード１に出力される信号はローであるが、
この中間和信号によりトランスミッションゲート２３が
開き、入力信号ｙが桁上げ信号として出力端子１９に出
力される。また中間和ノード１がハイの場合、トランス
ミッションゲート２４が開き、入力端子１８に供給され
ている桁上げ入力信号Ｃ−ＩＮが桁上げ出力信号Ｃ−Ｏ
ＵＴとして出力端子１９に出力される。これによって最
終的な桁上げ信号が確定する。
【００１５】さらに中間和ノード１からの和信号と桁上
げ入力信号Ｃ−ＩＮＴとの和を取るため、入力信号ｘ、
ｙから中間和ノード１までの回路と同じ回路（インバー
タ１４及びトランスミッションゲート２５、２６から成
る）を使用することによって最終的な和信号ＳＵＭが確
定する。この構成によって３入力２出力の加算器が得ら
れる。
げ入力信号Ｃ−ＩＮＴとの和を取るため、入力信号ｘ、
ｙから中間和ノード１までの回路と同じ回路（インバー
タ１４及びトランスミッションゲート２５、２６から成
る）を使用することによって最終的な和信号ＳＵＭが確
定する。この構成によって３入力２出力の加算器が得ら
れる。
【００１６】この回路ではトランスミッションゲートを
使用しているため消費電力はかなり小さくなる。また桁
上げ入力信号Ｃ−ＩＮは、中間和ノード１への出力が確
定すればトランスミッションゲート１個を通過するだけ
で桁上げ出力端子１９へ出力できる。
使用しているため消費電力はかなり小さくなる。また桁
上げ入力信号Ｃ−ＩＮは、中間和ノード１への出力が確
定すればトランスミッションゲート１個を通過するだけ
で桁上げ出力端子１９へ出力できる。
【００１７】本回路を桁上げ出力信号Ｃ−ＯＵＴと桁上
げ入力信号Ｃ−ＩＮを接続することにより複数個互いに
直列に接続して使用した場合、表１から、中間和ノード
１がローの場合は、下位ビットの桁上げ入力信号の値に
かかわらずそのビットの入力信号ｘまたはｙがそのビッ
トの桁上げ出力信号Ｃ−ＯＵＴに対応する。この場合下
位からの桁上げ信号の入力を待たずに上位の加算が可能
になる。また中間和ノード１がハイの場合は、下位ビッ
トの桁上げ入力信号Ｃ−ＩＮがそのまま桁上げ出力信号
Ｃ−ＯＵＴとなって上位ビットに伝搬するため、その部
分の回路構成はトランスミッションゲート１個という簡
単な構成になり桁上げ信号の伝搬速度を速めることが出
来る。
げ入力信号Ｃ−ＩＮを接続することにより複数個互いに
直列に接続して使用した場合、表１から、中間和ノード
１がローの場合は、下位ビットの桁上げ入力信号の値に
かかわらずそのビットの入力信号ｘまたはｙがそのビッ
トの桁上げ出力信号Ｃ−ＯＵＴに対応する。この場合下
位からの桁上げ信号の入力を待たずに上位の加算が可能
になる。また中間和ノード１がハイの場合は、下位ビッ
トの桁上げ入力信号Ｃ−ＩＮがそのまま桁上げ出力信号
Ｃ−ＯＵＴとなって上位ビットに伝搬するため、その部
分の回路構成はトランスミッションゲート１個という簡
単な構成になり桁上げ信号の伝搬速度を速めることが出
来る。
【００１８】なお、本発明は、実施例として示した図１
のようなＣＭＯＳ回路構成だけでなくＮＭＯＳのみの回
路でも構成できる。
のようなＣＭＯＳ回路構成だけでなくＮＭＯＳのみの回
路でも構成できる。
【００１９】
【発明の効果】以上説明したように本発明によれば、２
進表現された信号を入力する３つの端子からの３つの信
号の和を第１出力端子（加算出力）、第２出力端子（桁
上げ出力）に分けて出力する際に、第１出力端子への加
算出力信号を決定するよりも先に、３つの入力端子のう
ちの決まった２つからの信号の和である中間和信号によ
って、第２出力端子への桁上げ出力を決定する特徴によ
り、桁上げ信号の伝搬速度の向上を図れるから、論理演
算速度を格段に向上することができる。
進表現された信号を入力する３つの端子からの３つの信
号の和を第１出力端子（加算出力）、第２出力端子（桁
上げ出力）に分けて出力する際に、第１出力端子への加
算出力信号を決定するよりも先に、３つの入力端子のう
ちの決まった２つからの信号の和である中間和信号によ
って、第２出力端子への桁上げ出力を決定する特徴によ
り、桁上げ信号の伝搬速度の向上を図れるから、論理演
算速度を格段に向上することができる。
【００２０】また本発明によれば、インバータとトラン
スミッションゲートで全加算器を構成できるので、演算
速度を高めると共に、消費電力を少なくすることができ
る。
スミッションゲートで全加算器を構成できるので、演算
速度を高めると共に、消費電力を少なくすることができ
る。
【図１】本発明の一実施例を示す２進全加算器の回路図
である。
である。
【図２】従来の２進加算器の回路図である。
１１〜１５ インバータ ２１〜２６ トランスミッションゲート １６〜１８ 入力端子 １９、２０ 出力端子
Claims (2)
- 【請求項１】 ２進数の２つの加算入力と桁上げ入力と
に基づいて加算出力を導出する２進加算器において、 ２つの加算入力値の一方とその反転値との何れか一方を
選択して中間和値として導出するトランスミッションゲ
ートと、 上記中間和値により制御されて、桁上げ入力値と上記加
算入力値の一方との何れかを選択して桁上げ出力値とし
て導出するトランスミッションゲートとを備えることを
特徴とする２進加算器。 - 【請求項２】 ２進数の２つの加算入力値の一方の値に
より制御され、上記加算入力値の一方とのその反転値と
の何れか一方を選択して中間和値として導出するトラン
スミッションゲートと、 上記中間和値により制御されて、桁上げ入力値と上記加
算入力値の一方との何れかを選択して桁上げ出力値とし
て導出するトランスミッションゲートと、 上記中間和値により制御されて、上記桁上げ入力値とそ
の反転値との何れか一方を選択して加算出力値として導
出するトランスミッションゲートとを備えることを特徴
とする２進加算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25306391A JPH0561645A (ja) | 1991-09-04 | 1991-09-04 | ２進加算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25306391A JPH0561645A (ja) | 1991-09-04 | 1991-09-04 | ２進加算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0561645A true JPH0561645A (ja) | 1993-03-12 |
Family
ID=17245980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25306391A Withdrawn JPH0561645A (ja) | 1991-09-04 | 1991-09-04 | ２進加算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0561645A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6781412B2 (en) | 2001-04-13 | 2004-08-24 | Fujitsu Limited | Logic circuit for fast carry/borrow |
-
1991
- 1991-09-04 JP JP25306391A patent/JPH0561645A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6781412B2 (en) | 2001-04-13 | 2004-08-24 | Fujitsu Limited | Logic circuit for fast carry/borrow |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981203 |