JPH0198046A - キャッシュメモリ制御用集積回路 - Google Patents
キャッシュメモリ制御用集積回路Info
- Publication number
- JPH0198046A JPH0198046A JP62255836A JP25583687A JPH0198046A JP H0198046 A JPH0198046 A JP H0198046A JP 62255836 A JP62255836 A JP 62255836A JP 25583687 A JP25583687 A JP 25583687A JP H0198046 A JPH0198046 A JP H0198046A
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- JP
- Japan
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- signal
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- integrated circuit
- cache
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マイクロプロセッサに接続されるキャッシュ
メモリ制御用集積回路に関し、特に、複数の種類のマイ
クロプロセッサに対して、その制御信゛号端子群を直接
結合できるキャッシュメモリ制御用集積回路に関する。
メモリ制御用集積回路に関し、特に、複数の種類のマイ
クロプロセッサに対して、その制御信゛号端子群を直接
結合できるキャッシュメモリ制御用集積回路に関する。
従来の中央処理装置において、キャッシュメモリは、演
算処理部と混然一体となって設計される性格のものであ
るといえる。すなわち、処理装置の実効性能を決定する
時点で、キャッシュアクセスのタイミングは決定され、
そのようなタイミング仕様を満たすように、キャッシュ
メモリの設計が開始されるのが普通である。
算処理部と混然一体となって設計される性格のものであ
るといえる。すなわち、処理装置の実効性能を決定する
時点で、キャッシュアクセスのタイミングは決定され、
そのようなタイミング仕様を満たすように、キャッシュ
メモリの設計が開始されるのが普通である。
集積回路化された演算処理装置であるマイクロプロセッ
サ（ＭＰＵ）と、それに対して接続されるキャッシュメ
モリ制御回路（ＣＭＣ）を用いて中央処理装置を設計す
る場合においても、これらのタイミングインターフェー
スは、上述の場合と同様に、非常に緊密なことが要求さ
れる。ただ、ＭＰＵの集積回路としての外部仕様は、性
能面から見て、必ずしも理想的にはつくられていない。
サ（ＭＰＵ）と、それに対して接続されるキャッシュメ
モリ制御回路（ＣＭＣ）を用いて中央処理装置を設計す
る場合においても、これらのタイミングインターフェー
スは、上述の場合と同様に、非常に緊密なことが要求さ
れる。ただ、ＭＰＵの集積回路としての外部仕様は、性
能面から見て、必ずしも理想的にはつくられていない。
パッケージ等により端子数の制約を受け、その故に大量
のデータ／制御信号を授受できないからである。よって
、ＭＰＵの性能を十分に発揮させるには、ＭＰＵ自身と
その外部に構成されるシステムとの間でのタイミングイ
ンターフェースを十分に調整する必要がある。特にＣＭ
Ｃにおいては、ＭＰＵの最大転送能力を発揮できるよう
なタイミングインターフェースをもつことが望ましい。
のデータ／制御信号を授受できないからである。よって
、ＭＰＵの性能を十分に発揮させるには、ＭＰＵ自身と
その外部に構成されるシステムとの間でのタイミングイ
ンターフェースを十分に調整する必要がある。特にＣＭ
Ｃにおいては、ＭＰＵの最大転送能力を発揮できるよう
なタイミングインターフェースをもつことが望ましい。
ここで問題にするのはＭＰＵによるＣＭＣの起動条件の
判定方法である。より詳細に言えば、ＭＰＵによる外部
バスサイクルの種類（ステータス信号〉のデコードによ
り、キャッシュをアクセスするか否かを決定する方法で
ある。
判定方法である。より詳細に言えば、ＭＰＵによる外部
バスサイクルの種類（ステータス信号〉のデコードによ
り、キャッシュをアクセスするか否かを決定する方法で
ある。
従来、このようなキャッシュメモリ制御用集積回路は第
２図に示すように送り手であるＭＰＵ２０１のバスサイ
クルステータス信号と、受は手であるＣＭＣ２０２のバ
スサイクルステータス信号が１対１に対応する。この場
合の最大のメリットは、ステータス信号のエンコード／
デコードといった変換処理が不必要であり、ＭＰＵ２０
１とＣＭＣ２０２とが各ステータス端子毎に直接接続で
きることである。この信号変換用のゲート論理が不要で
あるというメリットは、その分だけ高速化が可能である
という効果も併せてもつ。
２図に示すように送り手であるＭＰＵ２０１のバスサイ
クルステータス信号と、受は手であるＣＭＣ２０２のバ
スサイクルステータス信号が１対１に対応する。この場
合の最大のメリットは、ステータス信号のエンコード／
デコードといった変換処理が不必要であり、ＭＰＵ２０
１とＣＭＣ２０２とが各ステータス端子毎に直接接続で
きることである。この信号変換用のゲート論理が不要で
あるというメリットは、その分だけ高速化が可能である
という効果も併せてもつ。
更に、従来の他のキャッシュメモリ制御用集積回路は第
３図に示すように送り手であるＭＰＵ３０１のバスサイ
クルステータス信号が、受は手であるＣＭＣ３０２のパ
イサイクルステータス信号と必ずしも対応していない場
合で、ＣＭＣ３０２は、例えば、ＢＹＰＡＳＳあるいは
ＵＮＣＡＣＨＡＢＬＥのような、キャッシュ機能を直接
制御する外部端子を備えているのである。ＭＰＵ３０１
とＣＭＣ３０２との間のインターフェースのために、い
くらかのゲート論理を組む必要がある。この他の例では
インバータ３０３，３０５とＮＡＮＤゲート３０４を有
しており、５ＴＩ−０の２ビツトが１０である場合には
、キャッシュをバイパスすることを指示するゲート論理
を組んだ場合を示している。この従来の他の例に示され
るＣＭＣのメリットは、その汎用性にある。従来の中央
処理装置のような、演算処理装置とキャッシュメモリ部
とが１対１に対応する関係であると、１つのＭＰＵに対
し、ＣＭＣはただ１種類しか接続できない。
３図に示すように送り手であるＭＰＵ３０１のバスサイ
クルステータス信号が、受は手であるＣＭＣ３０２のパ
イサイクルステータス信号と必ずしも対応していない場
合で、ＣＭＣ３０２は、例えば、ＢＹＰＡＳＳあるいは
ＵＮＣＡＣＨＡＢＬＥのような、キャッシュ機能を直接
制御する外部端子を備えているのである。ＭＰＵ３０１
とＣＭＣ３０２との間のインターフェースのために、い
くらかのゲート論理を組む必要がある。この他の例では
インバータ３０３，３０５とＮＡＮＤゲート３０４を有
しており、５ＴＩ−０の２ビツトが１０である場合には
、キャッシュをバイパスすることを指示するゲート論理
を組んだ場合を示している。この従来の他の例に示され
るＣＭＣのメリットは、その汎用性にある。従来の中央
処理装置のような、演算処理装置とキャッシュメモリ部
とが１対１に対応する関係であると、１つのＭＰＵに対
し、ＣＭＣはただ１種類しか接続できない。
しかし、大量生産されることでコストダウン可能な集積
回路のメリットを考慮すると、各パーツは、汎用のもの
として設計されることが望ましい。各種のＭＰＵインタ
ーフェースに対し、１つのＣＭＣで対処できれば、設計
・製造コストは大きく削減できる。汎用の端子サポート
は、このように、複数の種類のＭＰＵに対する接続を意
識したものとなっているのである。
回路のメリットを考慮すると、各パーツは、汎用のもの
として設計されることが望ましい。各種のＭＰＵインタ
ーフェースに対し、１つのＣＭＣで対処できれば、設計
・製造コストは大きく削減できる。汎用の端子サポート
は、このように、複数の種類のＭＰＵに対する接続を意
識したものとなっているのである。
上述の前者の従来のキャッシュメモリ制御用集積回路は
、１つのＣＭＣがある特定のＭＰＵにしか接続できない
点である。一般に、ＭＰＵのインターフェースは、同一
のＭＰＵファミリにおいてさえ同一でない場合が多く、
各ＭＰＵ品種ごとに対し、各々ＣＭＣを準備することに
なることになる。これは、製造コストの点で明らかに不
利であるという欠点を有する。
、１つのＣＭＣがある特定のＭＰＵにしか接続できない
点である。一般に、ＭＰＵのインターフェースは、同一
のＭＰＵファミリにおいてさえ同一でない場合が多く、
各ＭＰＵ品種ごとに対し、各々ＣＭＣを準備することに
なることになる。これは、製造コストの点で明らかに不
利であるという欠点を有する。
又、上述の後者の従来の他のキャッシュメモリ制御用集
積回路は、汎用性を狙ったものであるため、前者のよう
な問題点はない。しかし、ＭＰＵとＣＭＣとの間のイン
ターフェースの不整合を解決するためのゲート論理が、
キャッシュアクセスの高速化を妨げる原因となる。
積回路は、汎用性を狙ったものであるため、前者のよう
な問題点はない。しかし、ＭＰＵとＣＭＣとの間のイン
ターフェースの不整合を解決するためのゲート論理が、
キャッシュアクセスの高速化を妨げる原因となる。
１つ以上のＴＴＬあるいはＰＡＬが仲介するステータス
デコードは、最大遅延バスの通過時間がどうしても無視
できず、高速で動作するＭＰＵには致命的なりリティカ
ルバスとなる場合が多い。
デコードは、最大遅延バスの通過時間がどうしても無視
できず、高速で動作するＭＰＵには致命的なりリティカ
ルバスとなる場合が多い。
例えば、第３図において、最もゲート段数の多い経路（
ＳＴＯからＢＹＰＡＳＳまでの３段）の遅延は、各ゲー
トの遅延を５ｎｓとしても最低１５ｎｓとなる。ＭＰＵ
が２０ＭＨｚで動作する（半クロック長が理論的には５
０ｎｓ、タロツクスキューを考慮すると４０ｎｓ程度）
場合、ステータス信号の遅延時間なども考慮すると、１
５ｎｓというのは無視できないほどの大きな値となる。
ＳＴＯからＢＹＰＡＳＳまでの３段）の遅延は、各ゲー
トの遅延を５ｎｓとしても最低１５ｎｓとなる。ＭＰＵ
が２０ＭＨｚで動作する（半クロック長が理論的には５
０ｎｓ、タロツクスキューを考慮すると４０ｎｓ程度）
場合、ステータス信号の遅延時間なども考慮すると、１
５ｎｓというのは無視できないほどの大きな値となる。
このように、外部論理の依存したインターフェースは、
高速なキャッシュメモリの実現に大きな障壁になるとい
う欠点を有する。
高速なキャッシュメモリの実現に大きな障壁になるとい
う欠点を有する。
本発明のキャッシュメモリ制御用集積回路は、複数の種
類のマイクロプロセッサに対して、その制御信号端子群
を直接結合できる点で独創性を有する。
類のマイクロプロセッサに対して、その制御信号端子群
を直接結合できる点で独創性を有する。
本発明のキャッシュメモリ制御用集積回路は、マイクロ
プロセッサに接続されるキャッシュメモリ制御用集積回
路であって、前記マイクロプロセッサのステータス信号
を入力するための端子手段、前記ステータス信号をデコ
ードするためのデコード手段、前記ステータス信号のマ
スク情報を保持するレジスタ手段、および前記デコード
手段の出力信号を前記マスク情報で選択する選択手段を
有し、前記マイクロプロセッサによってバスサイクルが
開発された時に、前記端子手段を介して入力されるｎビ
ット信号を前記デコード手段を用いて２ｎビット信号に
デコードし、その結果を前記レジスタ手段の保持する２
ｎビットのマスク情報で前記選択手段を用いて選択する
ことにより、当該バスサイクルがキャッシュメモリを参
照するものか否かを判定する信号を生成するという特徴
を有している。
プロセッサに接続されるキャッシュメモリ制御用集積回
路であって、前記マイクロプロセッサのステータス信号
を入力するための端子手段、前記ステータス信号をデコ
ードするためのデコード手段、前記ステータス信号のマ
スク情報を保持するレジスタ手段、および前記デコード
手段の出力信号を前記マスク情報で選択する選択手段を
有し、前記マイクロプロセッサによってバスサイクルが
開発された時に、前記端子手段を介して入力されるｎビ
ット信号を前記デコード手段を用いて２ｎビット信号に
デコードし、その結果を前記レジスタ手段の保持する２
ｎビットのマスク情報で前記選択手段を用いて選択する
ことにより、当該バスサイクルがキャッシュメモリを参
照するものか否かを判定する信号を生成するという特徴
を有している。
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の一実施例を示す。第１図において、こ
の実施例はマイクロプロセッサ（ＭＰＵ）１００に接続
されるキャッシュメモリ制御用集積回路（ＣＭＣ）１５
０であって、マイクロプロセッサ１００のシデータス信
号Ｃ５ＴＯ。
の実施例はマイクロプロセッサ（ＭＰＵ）１００に接続
されるキャッシュメモリ制御用集積回路（ＣＭＣ）１５
０であって、マイクロプロセッサ１００のシデータス信
号Ｃ５ＴＯ。
Ｃ３ＴＩを入力するための入力ステータス端子１０１．
１０２と、この入力ステータス端子の接続されステータ
ス信号Ｃ３ＴＯ，Ｃ５Ｔｌをデコードするインバータ１
０３，１０４を含むデコード手段、ステータス信号Ｃ３
ＴＯ，Ｃ３ＴＩのマスク情報を保持するステータスプロ
グラムレジスタ１１０およびデコード手段とステータス
プログラムレジスタ１１０とに接続されデコード手段の
出力信号をマスク情報５ＰＲＯ〜５ＰＲ３で選択するＡ
ＮＤゲート１０５〜１０８で構成される選択手段を含む
。マイクロプロセッサによってバスサイクルが開始され
た時にはステータス端子１０１．１０２を介して入力さ
れるｎビット信号をインバータ１０３．１０４を含むデ
コード手段によって２°ビット信号にデコードし、ＡＮ
Ｄゲート１０５〜１０８に供給される。一方ステータス
プログラムレジスタ１１０の保持する２ｎビツトのマス
ク情報が、ＡＮＤゲート１０５〜１０８に供給され、２
ｎビット信を選択することにより、当該バスサイクルが
キャッシュメモリを参照するものか否かを判定する信号
を生成する。
１０２と、この入力ステータス端子の接続されステータ
ス信号Ｃ３ＴＯ，Ｃ５Ｔｌをデコードするインバータ１
０３，１０４を含むデコード手段、ステータス信号Ｃ３
ＴＯ，Ｃ３ＴＩのマスク情報を保持するステータスプロ
グラムレジスタ１１０およびデコード手段とステータス
プログラムレジスタ１１０とに接続されデコード手段の
出力信号をマスク情報５ＰＲＯ〜５ＰＲ３で選択するＡ
ＮＤゲート１０５〜１０８で構成される選択手段を含む
。マイクロプロセッサによってバスサイクルが開始され
た時にはステータス端子１０１．１０２を介して入力さ
れるｎビット信号をインバータ１０３．１０４を含むデ
コード手段によって２°ビット信号にデコードし、ＡＮ
Ｄゲート１０５〜１０８に供給される。一方ステータス
プログラムレジスタ１１０の保持する２ｎビツトのマス
ク情報が、ＡＮＤゲート１０５〜１０８に供給され、２
ｎビット信を選択することにより、当該バスサイクルが
キャッシュメモリを参照するものか否かを判定する信号
を生成する。
なお、ステータスプログラムレジスタ１１０については
、ＣＭＣのコマンドボートアクセスによって、その値を
、自由に設定できるものとする。
、ＣＭＣのコマンドボートアクセスによって、その値を
、自由に設定できるものとする。
第１図（ａ）の中で、キャッシュバイパス指示信号１１
１の実現する論理を表形式で示したのが第１図（ｂ）で
ある。ここで、５ＰＲＯ〜５ＰＲ３は、各々ステータス
プログラムレジスタ１１０のビット位置Ｏ〜３を示して
いる。
１の実現する論理を表形式で示したのが第１図（ｂ）で
ある。ここで、５ＰＲＯ〜５ＰＲ３は、各々ステータス
プログラムレジスタ１１０のビット位置Ｏ〜３を示して
いる。
第１図（ｂ）から明らかなように、キャッシュバイパス
指示信号は、入力ステータス端子からの２つの信号に対
し、５ＰＲＯ〜５ＰＲ３の各々の値“０°゛又は°゛１
′°を任意に設定することにより、任意の真理値表を構
成することができる。
指示信号は、入力ステータス端子からの２つの信号に対
し、５ＰＲＯ〜５ＰＲ３の各々の値“０°゛又は°゛１
′°を任意に設定することにより、任意の真理値表を構
成することができる。
第１図（ｃ）は、このような実施例とＭＰＵとの接続状
況を示したものである。第３図同様、ＭＰＵ １００と
ＣＭＣ１５０とは、直接接続されている点が重要である
。
況を示したものである。第３図同様、ＭＰＵ １００と
ＣＭＣ１５０とは、直接接続されている点が重要である
。
本実施例を用いて、第２図に示されたものと等価な機能
を実現する方法を考える場合第２図のステータス信号５
ＴＩ−０の２ビツトが“” １０ ”となる場合にのみ
、ＢＹＰＡＳＳ信号がアクティブになる点に注目すると
、第１図（ｂ）の真理値表では５ＴＩ−０＝”１０’“
である５ＰＲＩの欄を１に、残りのＳＰＲを全て０にセ
ットすると、その実現論理は、第２図と同様になる。
を実現する方法を考える場合第２図のステータス信号５
ＴＩ−０の２ビツトが“” １０ ”となる場合にのみ
、ＢＹＰＡＳＳ信号がアクティブになる点に注目すると
、第１図（ｂ）の真理値表では５ＴＩ−０＝”１０’“
である５ＰＲＩの欄を１に、残りのＳＰＲを全て０にセ
ットすると、その実現論理は、第２図と同様になる。
このように、第１図（ａ）に示されるＣＭＣ１５０の内
部論理においては第２図に示されるのと同様の機能が実
現される。
部論理においては第２図に示されるのと同様の機能が実
現される。
この実施例においては、ステータス入力が、−般にｎ入
力の場合に拡張可能であり、その場合、ステータスプロ
グラムレジスタ１１０は、計２ｎビットのラッチを必要
とする。
力の場合に拡張可能であり、その場合、ステータスプロ
グラムレジスタ１１０は、計２ｎビットのラッチを必要
とする。
第４図は、本発明の別の実施例を示すブロック図である
。第４図において、この別の実施例においてはほぼ先の
一実施例と同じであるが、その差異は、出力の最終段の
ＯＲゲートに対してｌ１０ＡＣＣ端子４０１に供給され
るＩ１０コマンドアクセス信号ｌ１０ＡＣＣが付加され
ていることである。このｌ１０ＡＣＣ信号がアクティブ
になると、５ＴＩ−０の組合せに関係なく、キャッシュ
バイパス指示信号１１１がアクティブになり、キャッシ
ュアクセスをバイパスすることができる。
。第４図において、この別の実施例においてはほぼ先の
一実施例と同じであるが、その差異は、出力の最終段の
ＯＲゲートに対してｌ１０ＡＣＣ端子４０１に供給され
るＩ１０コマンドアクセス信号ｌ１０ＡＣＣが付加され
ていることである。このｌ１０ＡＣＣ信号がアクティブ
になると、５ＴＩ−０の組合せに関係なく、キャッシュ
バイパス指示信号１１１がアクティブになり、キャッシ
ュアクセスをバイパスすることができる。
通常Ｉ１０ボートのアクセス時においてはキャッシュ機
能が必要にならないため、そのようなステータスにおい
ては、すべてバイパスを指示することになる。
能が必要にならないため、そのようなステータスにおい
ては、すべてバイパスを指示することになる。
通常ＭＰＵにおいては、このようなメモリアクセスであ
るか否かを識別する信号が端子出力されている場合が多
く、このような実施例は実際的なものであると考えられ
る。
るか否かを識別する信号が端子出力されている場合が多
く、このような実施例は実際的なものであると考えられ
る。
この実施例に似た実施例としては、ｌ１０ＡＣＣ端子４
０１の代わりに、入力の否定論理をとつと信号を入れた
ものが考えられる。これは、信号４０１が、メモリアク
セスを示す信号であることを示す場合に用いることがで
きる。
０１の代わりに、入力の否定論理をとつと信号を入れた
ものが考えられる。これは、信号４０１が、メモリアク
セスを示す信号であることを示す場合に用いることがで
きる。
この実施例に似たもう一つの実施例としては、入力端子
４０１を正論理で入力するか、負論理で入力するかを、
ステータスレジスタで選択できるようにしたものが考え
られる。
４０１を正論理で入力するか、負論理で入力するかを、
ステータスレジスタで選択できるようにしたものが考え
られる。
この実施例に似たもう一つの実施例としては、入力端子
４０１を、出力の最終段にＡＮＤゲートぢ追加すること
により、出力信号をマスクするように使用するものが考
えられる。
４０１を、出力の最終段にＡＮＤゲートぢ追加すること
により、出力信号をマスクするように使用するものが考
えられる。
以上説明したように本発明は、従来の問題点であるイン
ターフェースの特定化に対処でき、かつ、ＭＰＵとＣＭ
Ｃとのインターフェースの整合がとれる。集積回路内部
でのゲート遅延時間は、外部の論理ゲートに対し、１／
２から１／３程度に抑えられるため、全体として高速な
アクセスサイクル時間を実現することができる。さらに
、本発明は、プロセッサの出力ステータスのうちで、キ
ャッシュすべきか否かをハードウェアシステム構成時に
判定し難いもの（例えば、スーパバイザ／ユーザモード
の識別、ストリーム転送が否かの識別など）についてを
、Ｏ８などの基本ソフトウェアを用いて指定することが
可能となる。これは、ハードウェアシステムができてか
らキャッシュメモリの性能チューニングを行なう際に利
用することができる。
ターフェースの特定化に対処でき、かつ、ＭＰＵとＣＭ
Ｃとのインターフェースの整合がとれる。集積回路内部
でのゲート遅延時間は、外部の論理ゲートに対し、１／
２から１／３程度に抑えられるため、全体として高速な
アクセスサイクル時間を実現することができる。さらに
、本発明は、プロセッサの出力ステータスのうちで、キ
ャッシュすべきか否かをハードウェアシステム構成時に
判定し難いもの（例えば、スーパバイザ／ユーザモード
の識別、ストリーム転送が否かの識別など）についてを
、Ｏ８などの基本ソフトウェアを用いて指定することが
可能となる。これは、ハードウェアシステムができてか
らキャッシュメモリの性能チューニングを行なう際に利
用することができる。
このように、本発明はＣＭＣにおけるステータスのデコ
ードの高速化、および機能の向上が達成でき、その効果
は大きいものである。
ードの高速化、および機能の向上が達成でき、その効果
は大きいものである。
第１図（ａ）は、本発明の一実施例を示すブロック図、
第１図（ｂ）は本実施例におけるキャッシュバイパス信
号の論理を表形式で示す図、第１図（Ｃ）は本実施例と
マイクロプロセッサとの接続状況を示す図、第２図は、
従来の演算処理装置であるマイクロプロセッサ（ＭＰＵ
）と、それに対して接続されるキャッシュメモリ制御回
路（ＣＭＣ）の、バスサイクルステータス信号が１対１
に対応する場合のインターフェースを示す図、第３図は
従来のＭＰＵと、それに対して接続されるＣＭＣのバス
サイクルステータス信号が一致対応していない場合のイ
ンターフェース例を示す図、第４図は、本発明の別の実
施例を示すブロツク図である。 １００・・・マイクロプロセッサ（ＭＰＵ）、１０１．
１０２・・・入力ステータス端子、１０３゜１０４・・
・インバータ、１０５〜１０８・・・ＡＮＤゲート、１
０９・・・ＯＲゲート、１１０・・・ステータスプログ
ラムレジスタ、１１１・・・キャッシュバイパス指示信
号（ＢＹＰＡＳＳ） 、４０１・・・Ｉ１０コマンドア
クセス信号（ｌ１０ＡＣＣ）。
第１図（ｂ）は本実施例におけるキャッシュバイパス信
号の論理を表形式で示す図、第１図（Ｃ）は本実施例と
マイクロプロセッサとの接続状況を示す図、第２図は、
従来の演算処理装置であるマイクロプロセッサ（ＭＰＵ
）と、それに対して接続されるキャッシュメモリ制御回
路（ＣＭＣ）の、バスサイクルステータス信号が１対１
に対応する場合のインターフェースを示す図、第３図は
従来のＭＰＵと、それに対して接続されるＣＭＣのバス
サイクルステータス信号が一致対応していない場合のイ
ンターフェース例を示す図、第４図は、本発明の別の実
施例を示すブロツク図である。 １００・・・マイクロプロセッサ（ＭＰＵ）、１０１．
１０２・・・入力ステータス端子、１０３゜１０４・・
・インバータ、１０５〜１０８・・・ＡＮＤゲート、１
０９・・・ＯＲゲート、１１０・・・ステータスプログ
ラムレジスタ、１１１・・・キャッシュバイパス指示信
号（ＢＹＰＡＳＳ） 、４０１・・・Ｉ１０コマンドア
クセス信号（ｌ１０ＡＣＣ）。
Claims (1)
- マイクロプロセッサに接続されるキャッシュメモリ制御
用集積回路であって、前記マイクロプロセッサのステー
タス信号を入力するための端子手段、前記ステータス信
号をデコードするためのデコード手段、前記ステータス
信号のマスク情報を保持するレジスタ手段、および前記
デコード手段の出力信号を前記マスク情報で選択する選
択手段を含み、前記マイクロプロセッサによってバスサ
イクルが開始された時に、前記端子手段を介して入力さ
れるｎビット信号を前記デコード手段を用いて２＾ｎビ
ット信号にデコードし、その結果を前記レジスタ手段の
保持する２＾ｎビットのマスク情報で前記選択手段を用
いて選択することにより、当該バスサイクルがキャッシ
ュメモリを参照するものか否かを判定する信号を生成す
ることを特徴とするキャッシュメモリ制御用集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62255836A JPH07120325B2 (ja) | 1987-10-09 | 1987-10-09 | キャッシュメモリ制御用集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62255836A JPH07120325B2 (ja) | 1987-10-09 | 1987-10-09 | キャッシュメモリ制御用集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0198046A true JPH0198046A (ja) | 1989-04-17 |
| JPH07120325B2 JPH07120325B2 (ja) | 1995-12-20 |
Family
ID=17284273
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62255836A Expired - Lifetime JPH07120325B2 (ja) | 1987-10-09 | 1987-10-09 | キャッシュメモリ制御用集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07120325B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03116231A (ja) * | 1989-06-20 | 1991-05-17 | Nec Corp | マイクロプロセッサ |
-
1987
- 1987-10-09 JP JP62255836A patent/JPH07120325B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03116231A (ja) * | 1989-06-20 | 1991-05-17 | Nec Corp | マイクロプロセッサ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07120325B2 (ja) | 1995-12-20 |
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