JPH04178565A - ピーク値検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、アナログ信号のピーク値をデジタルデータに
変換して検出するピーク値検出回路に関する。

［従来の技術］ 従来、ピーク値検出回路は第３図に示す構成のものが知
られている。同図において、時間経過と共に振幅が変化
するアナログ信号Ｓ　ＩＮのピーク値を、アナログピー
クホールド回路２が検出して所定時間中保持し、保持期
間中にアナログのピーク値をＡ／Ｄ変換器４でデジタル
データに変換し、半導体メモリ等から成る記憶装置ｉｆ
６に順次記憶する。又、タイミング信号発生回路８が、
アナログピークホールド回゛路２、Ａ／Ｄ変換器４及び
記憶装置６の動作を制御するためのタイミング信号を発
生する。

次に第４図と共に動作を説明すると、信号ＳＩＮの振幅
が予め設定された閾値レベルＶＴＲを超えた時点ｔ１で
、タイミング信号発生回路８が内部において、論理信号
Ｓ１が“Ｌ″から“Ｈ″レベル反転し、信号Ｓ１の振幅
が閾値レベルＶＴＲを降下した時点ｔ２で、論理信号Ｓ
２が“Ｌ”から“Ｈ”レベルに反転する。

更に、論理信号Ｓ１が“Ｈ”レベルに反転した時点に同
期して所定の遅延時間の経過後に“Ｈ”レベルに反転し
、論理信号Ｓ２が“Ｈ”レベルに反転した時点に同期し
て所定の遅延時間の経過後に“Ｌ”レベルに反転する同
期信号Ｓ４を形成し、同期信号Ｓ４が“Ｈ”レベルとな
るタイミングでＡ／Ｄ変換器４に変換処理を行わせ、且
つ記憶装置６にデータを記憶させる。そして、この記憶
が完了した時点て、アナログピークホールド回路２の保
持動作をリセットして、次のピークホールド処理を可能
にする。

そして、このような一連の処理をアナログ信号について
行うことで、アナログ信号のピーク値をデジタルデータ
として検出する。

又、他の制御方式として、タイミング信号発生回路８が
、信号Ｓ２に同期して所定の遅延時間の経過後、“Ｌ”
から“Ｈ”レベルに反転する同期信号Ｓ３を形成し、こ
の同期信号Ｓ３が“Ｈ”レベルとなる時点でＡ／Ｄ変換
器４に変換動作を開始させると共に、記憶装置６にデー
タの記憶を行わせ、この記憶処理が完了した時点でアナ
ログピークホールド回路２の保持動作をリセットする。

そして、このような一連の処理をアナログ信号について
行うことで、アナログ信号のピーク値をデジタルデータ
として検出する。

［発明が解決しようとする課題］ しかしながら、このような従来のピーク値検出回路にあ
っては、第４図の同期信号Ｓ４に同期してＡ／Ｄ変換器
でデジタル変換する場合には、アナログピークホールド
回路で保持したピーク値を最良条件で処理を行おうとす
るものであるが、タイミング信号発生回路等の回路構成
が複雑となる問題があった。又、記憶装置がデジタルデ
ータを記憶した後にアナログピークホールド回路をリセ
ットするまでに遅延時間を生じるので、次の処理に移行
までにデッドタイム（入力信号に対して処理不可能な時
間）を発生して検出精度の低下を招来する問題があった
。

一方、第４図の同期信号Ｓ、に同期してＡ／Ｄ変換器で
デジタル変換する場合には、このデジタル変換を開始す
るまでにアナログビークホルダーの電圧値降下を生じる
ので検出精度の低下を招来し、同期信号Ｓ４に同期して
制御する場合よりもこのアナログピークホルダーの電圧
値の降下が大きくなる。

又、アナログピークホールド回路を利用しないで、入力
アナログ信号を極めて短い所定の周期で細分化し、同時
に高速Ａ／Ｄ変換器で直接デジタルデータに変換して、
全てのデジタルデータを記憶装置に記憶し、最後に、マ
イクロコンピュータ等の演算装置によって全てのデジタ
ルデータを記憶装置から読出し、且つ最大値を判定する
ことによってピーク値を検出する方式のものも知られて
いるが、極めて大容量の記憶装置が必要となると共に、
実時間で処理することができない問題があった。

本発明はこのような従来の課題に鑑みてなされたもので
あり、実時間での処理を行い且つ高速で精度の良いピー
ク値検出回路を提供することを目的とする。

［課題を解決するための手段］ このような目的を達成するために本発明は、アナログ信
号のピーク値をデジタルデータに変換して検出するピー
ク値検出回路において、所定周期毎に前記アナログ信号
を直接デジタルデータに変換するＡ／Ｄ変換器と、Ａ／
Ｄ変換器の出力データが所定閾値以上に変化するときを
検知すると立上り検知信号を発生し、出力データが所定
閾値以下に変化するとき゛を検知すると立下り検知信号
を発生する検出手段と、該出力データをラッチする第１
のラッチ手段と、該第１のラッチ手段が保持した保持デ
ータと出力データとの大小を比較し、出力データが保持
データより大きいことを検出すると、第１のラッチ手段
に出力データを新たに保持させる手段と、該第１のラッ
チ手段に保持されたデータを更に保持する第２のラッチ
手段と、該第２のラッチ手段に保持されたデータを記憶
する記憶手段と、上記検出手段が検出する立上り検知信
号の発生時点に同期して上記第１のラッチ手段をラッチ
可能状態に設定すると共に、立下り検知信号の発生時点
に同期して上記第２のラッチ手段にラッチ動作を行わせ
且つ上記記憶手段に記憶動作を行わせるタイミング信号
発生手段とを具備した。

［作用］ このような構成を有する本発明のピーク値検出回路によ
れば、第２のラッチ回路にピーク値のデータがラッチさ
れた時点で、第１のラッチ回路はＡ／Ｄ変換器１０から
の次のデジタルデータを入力することができる状態に設
定されるので、従来のようなデッドタイムが発生しない
。

又、全てのデジタルデータを記憶手段に記憶するのでは
ないので記憶容量の増加に伴う回路全体の大型化及び価
格上昇を防止することができ、更に実時間でピーク値検
出を実現することができる。

［実施例］ 以下、本発明によるピーク値検出回路の一実施例を図面
と共に説明する。

まず第１図に基づいて構成を説明すると、高速Ａ／Ｄ変
換器１０がアナログ信号５ＩＮ（１）を直接入力し、ク
ロック信号発生回路２６から供給される所定周波数のク
ロック信号ＣＫに同期してデジタルデータＤ　（ｎＴ）
に変換して出力する。即ち、高速Ａ／Ｄ変換器１０は、
従来一般的なサンプルホールド回路でサンプリングして
保持期間中にデジタルデータに変換する方式はなく、直
接アナログ信号５ＩＮ（１）をデジタルデータＤ　（ｎ
Ｔ）に変換する。

尚、説明の都合上、クロック信号ＣＫの周期Ｔ毎に時系
列的に出力されるデジタルデータをＤ　（ｎＴ）で示す
。

このデジタルデータＤ　（ｎＴ）が、第１のラッチ回路
１２、第１の比較回路１８、第２の比較回路２０及び第
３の比較回路２２に供給される。

第１の比較回路１８は、入力したデジタルデータＤ　（
ｎＴ）と第１のラッチ回路１２に保持されたデジタルデ
ータＤとのデータ値の大きさを比較し、Ｄ　（ｎＴ）　
＞　Ｄの関係を検出すると、第１のラッチ回路１２にＤ
　（ｎＴ）を保持させるためのストローブパルス信号Ｓ
ｐを発生する。したがって、第１のラッチ回路１２は、
ストローブパルス信号Ｓｐが供給される毎に最大のデジ
タル値のデータＤに変更し且つ保持する。

第２の比較回路２０は、第４図に示すように、デジタル
データＤ　（ｎＴ）を予め設定されている閾値Ｖｓと比
較し、Ｄ　（ｎＴ）≧Ｖ＋となる時点ｔ、を検出して、
その時点を示す立上り信号ＳＴをタイミング信号発生回
路２゛４へ出力する。

第３の比較回路２２は、第４図に示すように、デジタル
データＤ　（ｎＴ）を予め設定されている閾値Ｖ６と比
較し、Ｄ　（ｎＴ）≦Ｖ、となる時点ｔ２を検出して、
その時点を示す立下り信号Ｓ１をタイミング信号発生回
路２４へ出力する。

タイミング信号発生回路２４は、第２の比較回路２０か
ら信号Ｓアが転送されて来るのと同時にクリア信号ＣＬ
を第１のラッチ回路１２に供給し、第１のラッチ回路１
２のラッチ動作を可能にさせる。即ち、第１のラッチ回
路１２がラッチ動作可能に設定される間に、上述したＤ
　（ｎＴ）　＞　Ｄの関係となると、第１の比較回路１
８の信号Ｓｐに同期して第１のラッチ回路１２がデジタ
ルデータＤ　（ｎＴ）をラッチする。

又、タイミング信号発生回路２４は、第３の比較回路２
２から信号Ｓ５が転送されて来るのと同時にストローブ
信号Ｓ、を発生し、第１のラッチ回路１２が保持してい
るデータＤを第２のラッチ回路１４にラッチさせる。更
に、ストローブ信号Ｓ、に同期したイ゛ネーブル信号Ｓ
、を記憶回路１６に供給することにより、第２のラッチ
回路１４がラッチしたデータＤを記憶回路１６に記憶さ
せる。

尚、タイミング信号発生回路２４が発生する信号ＣＬ、
Ｓ、及びＳ。は、クロック信号発生回路２６が出力する
クロック信号ＣＫに同期して形成される。

このような構成を有するピーク値検出回路によれば、第
２のラッチ回路１４にピーク値のデータＤがラッチされ
た時点で、第１のラッチ回路１２はＡ／Ｄ変換器１０か
らの次のデジタルデータＤ　（ｎＴ）を入力することが
できる状態に設定されるのて、従来のようなデッドタイ
ムが発生しない。

又、全てのデジタルデータを記憶回路１６に記憶するの
ではないので記憶容量の増加に伴う装置全体の大型化及
び価格上昇を防止することができ、更に実時間でピーク
値検出を実現することができる。

又、記憶回路１６に入力されるデジタルデータＤに１を
加算してアドレスデータを発生するアトワン（ａｄｄ　
ｏｎｅ　）回路を備え、デジタルデータＤを該アドレス
データで指定するメモリ領域に記憶させる構成にすれば
、デッドタイムか無いので、数え落としの無い高速パル
スハイドアナライザーを実現することができ、優れた信
号処理装置の開発に貢献することができる。

［発明の効果］ 以上説明したように本発明によれば、第２のラッチ回路
にピーク値のデータがラッチされた時点で、第１のラッ
チ回路はＡ／Ｄ変換器１０からの次のデジタルデータを
入力することができる状態に設定されるので、従来のよ
うなデッドタイムが発生せず、検出精度の向上が図れる
。

又、全てのデジタルデータを記憶手段に記憶するのでは
ないので記憶容量の増加に伴う回路全体の大型化及び価
格上昇を防止することができ、更に実時間でピーク値検
出を実現することができる。

【図面の簡単な説明】

第１図は本発明のピーク値検出回路の一実施例構成説明
図； 第２図は実施例の動作を説明するための説明図；第３図
は従来例の構成説明図； 第４図は従来例の動作を説明するための説明図である。 符号の説明； １０　：　Ａ／Ｄ変換器 １２：第１のラッチ回路 １４：第２のラッチ回路 １６：記憶回路 １８：第１の比較回路 ２０：第２の比較回路 ２２：第３の比較回路 ２４：タイミング信号発生回路 ２６：クロック信号発生回路 特許出願人　株式会社トキメック

Claims (1)

【特許請求の範囲】
1. （１）アナログ信号のピーク値をデジタルデータに変換
   して検出するピーク値検出回路において、所定周期毎に
   前記アナログ信号を直接デジタルデータに変換するＡ／
   Ｄ変換器と、 該Ａ／Ｄ変換器の出力データが所定閾値（Ｖ＿Ｓ）以上
   に変化するときを検知すると立上り検知信号（Ｓ＿Ｔ）
   を発生し、出力データが所定閾値（Ｖ＿Ｅ）以下に変化
   するときを検知すると立下り検知信号（Ｓ＿Ｅ）を発生
   する検出手段と、 該出力データをラッチする第１のラッチ手段と、該第１
   のラッチ手段が保持した保持データと出力データとの大
   小を比較し、出力データが保持データより大きいことを
   検出すると、第１のラッチ手段に出力データを新たに保
   持させる手段と、該第１のラッチ手段に保持されたデー
   タを更に保持する第２のラッチ手段と、 該第２のラッチ手段に保持されたデータを記憶する記憶
   手段と、 上記検出手段が検出する立上り検知信号（Ｓ＿Ｔ）の発
   生時点に同期して上記第１のラッチ手段をラッチ可能状
   態に設定すると共に、立下り検知信号（Ｓ＿Ｅ）の発生
   時点に同期して上記第２のラッチ手段にラッチ動作を行
   わせ且つ上記記憶手段に記憶動作を行わせるタイミング
   信号発生手段とを具備したピーク検出回路。