JPH05196658A

JPH05196658A - パルス振幅データサンプリング回路

Info

Publication number: JPH05196658A
Application number: JP3161392A
Authority: JP
Inventors: Masayoshi Nishimoto; 誠良西本
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1992-01-20
Filing date: 1992-01-20
Publication date: 1993-08-06

Abstract

(57)【要約】【目的】雑音の多い環境下での使用時にもレベルの低
いデータのサンプリングを回避でき、精度よくパルス振
幅データを得る。【構成】イネーブル付ｎビットレジスタ１７の現在の
格納値（パルス振幅データ）１８と入力信号１のサンプ
リング値４の遅延ディジタル値１５との大小比較を第２
比較器６₂で行い、遅延ディジタル値１５の方が大きい
ことを示す新データ有効信号２３と、データサンプリン
グタイミング信号１６との論理積信号により、上記遅延
ディジタル値１５を新たなパルス振幅データ１８として
出力するようにした。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、パルス振幅データサ
ンプリング回路に関し、特に入力信号をそのパルスの長
さによってパルス立ち上がりからのサンプリング時間を
変化させてサンプリングし、そのサンプリング値に基づ
いて、入力パルスの振幅データを求めるサンプリング回
路に関するものである。

【０００２】

【従来の技術】従来のこの種のパルス振幅データサンプ
リング回路として、図４に示すように例えばレーダ（Ra
dar)，ＥＳＭ (Electronic Support Measure) やＥＣＭ
(Electronic Counter Measures) 分野におけるパルス
信号の諸元測定装置に搭載されたパルス振幅データサン
プリング回路（特願平１−170471号参照）がある。図に
おいて、１は入力信号、３はクロックパルス２を与える
ごとに上記入力信号１をＡ／Ｄ変換してｎビットのディ
ジタル値４を出力するＡ／Ｄ変換回路、３０ａは入力信
号１のパルスの立ち上がりを検出する検出回路、３０ｂ
は該パルス立上りから立下りまでの間に該パルス立上り
時を基準とする該パルスの長さに応じたタイミングでも
ってデータ出力信号を発生する信号発生回路、３０ｃは
上記データ出力信号に基づいて入力信号のサンプリング
値のうちの所定のものをパルス振幅データとして出力す
るデータ出力回路である。

【０００３】ここで上記検出回路３０ａにおいて、６は
ｎビットのディジタル値４とｎビットのスレッショルド
レベル５とを比較し信号検出信号７を出力する比較器、
８₁は信号検出信号７を１クロック分遅延させる第１Ｄ
フリップフロップ、９₁は信号検出信号７とその遅延信
号，つまり第１Ｄフリップフロップ８₁の出力との論理
積をとり、その立ち上がり微分信号１９をパルス立ち上
がりの検出信号として出力する第１二入力ＡＮＤゲート
である。

【０００４】また上記信号発生回路３０ｂにおいて、８
₂は上記立ち上がり微分信号１９を１クロック分遅延さ
せて第１遅延立ち上がり微分信号１１₁を出力する第２
Ｄフリップフロップ、８₃は第１遅延立ち上がり微分信
号１１₁を１クロック分遅延させて第２遅延立ち上がり
微分信号１１₂を出力する第３Ｄフリップフロップ、８
₄は上記第２遅延立ち上がり微分信号１１₂を１クロッ
ク分遅延させて第３遅延立ち上がり微分信号１１₃を出
力する第４Ｄフリップフロップである。９₂は信号検出
信号７と第２遅延立ち上がり微分信号１１₂との論理積
をとり、第２データサンプリング信号１０₁を出力する
第２の二入力ＡＮＤゲート、９₃は信号検出信号７と第
３遅延立ち上がり微分信号１１₃との論理積をとり、第
３データサンプリング信号１０₂を出力する第３の二入
力ＡＮＤゲート、２１は第１遅延立ち上がり微分信号
（第１データサンプリング信号）１１₁及び第２，第３
データサンプリング信号１０₁，１０₂の論理和をと
り、データサンプリングタイミング信号１６を作成する
三入力ＯＲゲートである。

【０００５】また上記データ出力回路３０ｃにおいて、
１４は上記ｎビットのディジタル値４を１クロック分遅
延させ、ｎビットの遅延ディジタル値１５を出力するＤ
フリップフロップ（信号サンプリング回路）、１７はデ
ータサンプリングタイミング信号１６により上記ｎビッ
トの遅延ディジタル値１５のうちの所定のものをサンプ
リングして、パルス振幅サンプリングデータ１８として
出力するイネーブル付ｎビットレジスタである。

【０００６】次に動作について説明する。入力信号１が
Ａ／Ｄ変換回路３に入力されると、その出力にはクロッ
クパルス２が与えられるごとにｎビットのディジタル値
４（図５(a) 参照）が得られる。そして比較器６ではｎ
ビットのディジタル値４がスレッショルドレベル５を越
えたかどうかの比較を行い、雑音と信号の区別をし信号
検出信号７（図５(b) 参照）を出力する。ここでは入力
信号のパルス幅がクロックパルスの４周期分である場合
を示している。次に第１Ｄフリップフロップ８₁で信号
検出信号７を１クロック分遅らせ、その反転出力と上記
信号検出信号７との論理積を第１の二入力ＡＮＤゲート
９₁でとることにより、上記入力信号１のパルス立上り
を示す立ち上がり微分信号１９が得られる。

【０００７】そしてこの立ち上がり微分信号１９を上記
第２〜第４Ｄフリップフロップ８₂〜８₄により、それ
ぞれ１〜３クロック分遅延させた第１〜第３遅延立ち上
がり微分信号１１₁〜１１₃を得る。ここで上記第１遅
延立ち上がり微分信号１１₁は、入力信号１のパルス幅
がクロックパルスの１周期分以上であるとき有効となる
第１データサンプリング信号である。また上記第２遅延
立ち上がり微分信号１１₂と上記信号検出信号７との論
理積を第２二入力ＡＮＤゲート９₂でとることにより、
その出力には、入力信号１のパルス幅がクロックパルス
の３周期分以上である時有効となる第２データサンプリ
ング信号１０₁が得られる。また同様に、第３遅延立ち
上がり微分信号１１₃と信号検出信号７との論理積を第
３の二入力ＡＮＤゲート９₃でとることにより、その出
力には、入力信号１のパルス幅がクロックパルスの４周
期分以上である時有効となる第３データサンプリング信
号１０₂が得られる。

【０００８】また一方では、上記Ａ／Ｄ変換されたｎビ
ットのディジタル値４はｎビットのＤフリップフロップ
１４により１クロック分遅延されて、ｎビットの遅延デ
ィジタル値１５となっている。

【０００９】ここでは、上記入力信号１のパルス幅がク
ロックパルスの４周期分であるので、まず上記第１遅延
立ち上がり微分信号１１₁が三入力ＯＲゲート２１を通
り、イネーブル付ｎビットレジスタ１７に出力され、こ
れによって上記遅延ディジタル値１５がイネーブル付ｎ
ビットレジスタ１７に格納される。この遅延ディジタル
値１５はｎビットのディジタル値４より１クロック分遅
れているので、この時格納されたデータは、入力信号１
が初めてスレッショルドレベル５を越えた時のデータ
（データＡ３）と一致する。

【００１０】次のクロックタイミングで、第２データサ
ンプリング信号１０₁が三入力ＯＲゲート２１を通り、
イネーブル付ｎビットレジスタ１７に出力され、遅延デ
ィジタル値１５が再度イネーブル付ｎビットレジスタ１
７に格納される。この時格納されたデータは、パルス立
ち上がりから２クロック目のデータ（データＡ４）と一
致する。さらに次にクロックタイミングで、第３データ
サンプリング信号１０₂が三入力ＯＲゲート２１を通
り、イネーブル付ｎビットレジスタ１７に出力され、遅
延ディジタル値１５が再度イネーブル付ｎビットレジス
タ１７に格納される。この時格納されたデータは、パル
ス立ち上がりから３クロック目のデータ（データＡ５）
と一致する。その次のタイミングでは、上記レジスタ１
７をアクティブにするデータサンプリングタイミング信
号（ＯＲゲート出力）１６がないので、以後は上記遅延
ディジタル値（データＡ５）がパルス振幅サンプリング
データ１８として保持される。

【００１１】結局図５(c) の三入力ＯＲゲート２１の出
力１６がアクティブである期間、上記遅延ディジタル値
１５が順次イネーブル付ｎビットレジスタ１７に格納さ
れてパルス振幅サンプリングデータ１８（図５(d) 参
照）として出力されることとなる。

【００１２】なお、上記説明では、入力信号のパルス幅
がクロック４周期分である場合の動作について詳述した
が、パルス幅がクロック１周期分である場合は、第１微
分立ち上がり信号１１₁のみが有効となるので、ＯＲゲ
ート出力１６はパルス立ち上がりが検出されたタイミン
グの次のクロックタイミングでのみアクタィブとなり、
１クロック目のデータ（データＡ３）がパルス振幅デー
タとして求められ、また、パルス幅がクロック２周期分
である場合は、上記第１微分立ち上がり信号１１₁及び
第２微分立ち上がり信号１１₂がともに有効となるが、
第２微分立ち上がり信号１１₂と信号検出信号７との論
理積である第２データサンプリング信号１０₁は有効と
はならず、このためやはり１クロック目のデータ（デー
タＡ３）がパルス振幅データとして求められる。

【００１３】またパルス幅がクロック３周期分である場
合は、上記第２データサンプリング信号１０₁が有効と
なるので、２クロック目のデータ（データＡ４）がパル
ス振幅サンプリングデータ１８として求められ、さらに
パルス幅がクロック４周期分より長い場合は、上記第３
データサンプリング信号１０₂より後のクロックタイミ
ングで有効となるデータサンプリング信号はないので、
この第３データサンプリング信号１０₂により上記イネ
ーブル付ｎビットレジスタ１７に格納された３クロック
目のデータ（データＡ５）がパルス振幅サンプリングデ
ータ１８として保持される。

【００１４】

【発明が解決しようとする課題】従来のパルス振幅デー
タサンプリング回路は以上のように構成されているの
で、入力信号のサンプリング値をパルス振幅データとし
て出力するか否かをパルス立ち上がりからのタイミング
によってのみ決定しており、このためノイズの多いシス
テムにおいては、レベルの低いデータでもサンプリング
を行ってしまうという問題点があった。

【００１５】例えば、図６(a) に示すように入力信号１
のパルスの途中で、雑音等の影響により１クロック期間
入力レベルが低下し、レベルがデータＡ４からデータ８
０となった時でも、信号検出信号７はアクティブのまま
であり（図６(b) 参照）、第３データサンプリング信号
１０₂が三入力ＯＲゲート２１を通り、ＯＲゲート出力
１６（図６(c) 参照）としてイネーブル付ｎビットレジ
スタ１７に出力される。このため遅延ディジタル値（デ
ータ８０）１５が再度イネーブル付ｎビットレジスタ１
７に格納されて、雑音の影響を受けた、通常のパルス振
幅データに比べてレベルの低いデータ（データ８０）が
パルス振幅サンプリングデータとして出力されてしまう
（図６(d) 参照）という問題点があった。

【００１６】この発明は上記のような問題点を解消する
ためになされたもので、ノイズの多いシステムにおいて
も、レベルの低いデータのサンプリングを回避し、精度
よくパルス振幅データを求めることができるパルス振幅
データサンプリング回路を得ることを目的としている。

【００１７】

【課題を解決するための手段】この発明に係るパルス振
幅データサンプリング回路は、入力信号のサンプリング
値と、これ以前のサンプリング値に基づくパルス振幅デ
ータとを比較し、上記入力信号のサンプリング値の方が
大きい時のみ、データ有効信号を出力するデータ判定手
段を設け、このデータ有効信号と、通常のパルス立上り
時を基準とする該パルスの長さに応じて出力されるデー
タ出力信号とに基づいて入力信号のサンプリング値を新
たなパルス振幅データとして出力するようにしたもので
ある。

【００１８】

【作用】この発明においては、入力信号のサンプリング
値から入力信号のパルス立上りが検出された時であっ
て、上記入力信号のサンプリング値が、これ以前のサン
プリング値に基づくパルス振幅データより大きい場合の
み、入力信号のサンプリング値を新たなパルス振幅デー
タとして出力するようにしたから、ノイズの多いシステ
ムにおいて、雑音により入力パルスのレベルが低下した
時、入力信号のサンプリング値がこれ以前のサンプリン
グ値に基づくパルス振幅データより小さい場合は、これ
が新たなパルス振幅データとして出力されることはな
く、これにより精度よく入力信号のパルス振幅データを
求めることができる。

【００１９】

【実施例】以下この発明の実施例について説明する。図
１はこの発明の一実施例によるパルス振幅データサンプ
リング回路を示す回路図、図７はその動作を説明するた
めの波形図である。図において１〜１９，２１，３０ａ
〜３０ｃは上記従来回路と全く同一のものである。４０
は上記ディジタル値（入力信号のサンプリング値）４の
遅延ディジタル値１５と、これ以前のサンプリング値に
基づくパルス振幅データ１８とを比較し、上記遅延ディ
ジタル値１５の方が大きい時のみ、データサンプリング
許可信号２４を出力するデータ判定回路で、該判定回路
４０において、６₂はイネーブル付ｎビットレジスタ１
７に現在格納されているパルス振幅サンプリングデータ
１８と遅延ディジタル値１５との大小比較を行い、新デ
ータ有効信号２３を出力する第２比較器、９₄はデータ
サンプリングタイミング１６と新データ有効信号２３と
の論理積をとり、上記データサンプリング許可信号２４
を出力する第４のＡＮＤゲート、２０は第１遅延立ち上
がり微分信号１１₁とデータサンプリング許可信号２４
との論理和をとり、データサンプリングイネーブル信号
２２を出力する二入力ＯＲゲートである。

【００２０】次に動作について説明する。上記のように
構成されたパルス振幅データサンプリング回路におい
て、入力信号のＡ／Ｄ変換出力４（図７(a) 参照）から
パルス立ち上がりを検出して信号検出信号７（図７(b)
参照）を出力し、これに基づいてデータサンプリングタ
イミング信号１６（図７(c) 参照）を生成するまでの動
作は従来回路と全く同一であるので、その説明は省略す
る。また上記入力信号のパルス幅は上記従来例と同様ク
ロックパルスの４周期分であるとする。

【００２１】そして本実施例では、まず第１遅延立ち上
がり微分信号１１₁が二入力ＯＲゲート２０を経由して
データサンプリングイネーブル信号２２（図７(d) 参
照）としてイネーブル付ｎビットレジスタ１７へ出力さ
れる。これにより、入力パルス信号１のパルス立ち上が
り時のデータ（データＡ３）は、上記パルス立ち上がり
タイミングからクロックパルスの２周期分遅れて該レジ
スタ１７内にパルス振幅サンプリングデータ１８の初期
値として格納される。

【００２２】また第２データサンプリング信号１０₁に
よるデータサンプリングタイミング信号１６は、上記新
データ有効信号２３との論理積が第二入力ＯＲゲート９
₄でとられる。そしてこの新データ有効信号２３がアク
ティブである時のみ、上記第２データサンプリング信号
１０₁がデータサンプリング許可信号２４（図７(e)参
照）として出力され、さらに二入力ＯＲゲート２０を経
由してデータサンプリングイネーブル信号２２（図７
(d) 参照）としてイネーブル付ｎビットレジスタ１７へ
出力される。これにより、入力パルス信号１のパルス立
ち上がりタイミングの次のタイミングのデータ（データ
Ａ４）が、上記パルス立ち上がりタイミングからクロッ
クパルスの２周期分遅れて該レジスタ１７内にパルス振
幅サンプリングデータ１８の初期値として格納される。
ここで新データ有効信号２３は、上記該レジスタに格納
されているパルス振幅サンプリングデータ１８の初期値
（データＡ３）と、入力パルス信号１の第２クロック目
のデータである遅延ディジタル値（データＡ４）１５と
が第２比較器６₂で比較され、遅延ディジタル値１５の
方が大きい時のみ出力される。

【００２３】次のクロックタイミングでは、有効となっ
た第３データサンプリング信号１０₂が三入力ＯＲゲー
ト２１を経由してデータサンプリングタイミング信号１
６として出力され、上記同様第４二入力ＯＲゲート９₄
で上記新データ有効信号２３との論理積がとられる。こ
の時上記該レジスタに格納されているパルス振幅サンプ
リングデータ１８の初期値（データＡ４）と、入力パル
ス信号１の第２クロック目のデータである遅延ディジタ
ル値（データ８０）１５とが第２比較器６₂で比較され
るが、遅延ディジタル値１５の方が小さいので、新デー
タ有効信号２３はアクティブとはならず、データサンプ
リング許可信号２４は出力されない。このためイネーブ
ル付ｎビットレジスタ１７に格納されているパルス振幅
サンプリングデータ１８の初期値（データＡ４）が保持
され、入力パルス信号１の第３クロック目のレベルの低
い遅延ディジタル値（データ８０）がパルス振幅データ
として出力されることははない。

【００２４】ここで、上記第４ＡＮＤゲート９₄の出力
（図７(e) 参照）であるデータサンプリング許可信号２
４が出力されるタイミングは、入力パルス信号１のパル
ス幅≧クロックパルスの３周期分，つまり入力パルスの
途中であるという条件と、１クロック目のデータ（デー
タＡ３）＜２クロック目のデータ（データＡ４），つま
り入力信号のサンプリング値がパルス振幅データとして
有効であるという条件とがともに満たされた時であり、
この場合、２クロック目のデータ（データＡ４）＞３ク
ロック目のデータ（データ８０）であるため、データサ
ンプリング許可信号２４は出力されない。この結果２ク
ロック目のデータ（データＡ４）がパルス振幅サンプリ
ングデータ１８としてイネーブル付ｎビットレジスタに
保持される。

【００２５】このように本実施例では、入力信号１のサ
ンプリング値から入力信号のパルス立上りが検出された
時であって、上記入力信号１のサンプリング値が、これ
以前のサンプリング値に基づくパルス振幅データ１８よ
り大きい場合のみ、入力信号のサンプリング値を新たな
パルス振幅データとして出力するようにしたので、ノイ
ズの多いシステムにおいて、雑音により入力パルスのレ
ベルが低下した場合には、レベルが低下している間の入
力信号のサンプリング値（データ８０）はそれ以前のサ
ンプリング値に基づくパルス振幅データ（データＡ４）
より小さいので、新たなパルス振幅データとして出力さ
れることはなく、上記パルス振幅データ（データＡ４）
が保持されることとなり、これにより精度よく入力信号
のパルス振幅データを求めることができる。

【００２６】なお、上記実施例では、パルス振幅サンプ
リングデータ回路として、パルス立ち上がりから３クロ
ック目以内の入力信号のサンプリング値をパルス振幅デ
ータとして出力する回路を示したが、これは、パルス立
ち上がりから４クロック目以内の入力信号のサンプリン
グ値をパルス振幅データとして出力するようにしてもよ
い。

【００２７】図２はこのような構成の本発明の第２の実
施例によるパルス振幅データサンプリング回路を示して
おり、図中３１は本実施例の信号発生回路であり、これ
は上記第１実施例の信号発生回路３０ｂにおいて、第３
遅延立ち上がり微分信号１１₃をさらに１クロック遅延
させて第４遅延立ち上がり微分信号１１₄を出力する第
５Ｄフリップフロップ８₅を設けるとともに、第４遅延
立ち上がり微分信号１１₄と信号検出信号７との論理積
をとって第４データサンプリング信号１０₃を出力する
第４の二入力ＡＮＤゲート９₄を設け、第１〜第４デー
タサンプリング信号１１₁，１０₁〜１０₃を４入力Ｏ
Ｒゲート２５へ出力するようにし、その出力であるデー
タサンプリングタイミング信号１６とデータサンプリン
グ許可信号２４とを第５二入力ＡＮＤゲート９₅により
論理積をとって上記二入力ＯＲゲート２０に出力するよ
うにしたものである。

【００２８】これによりパルス幅がクロック１周期分又
は２周期分である時、１クロック目のデータが、パルス
幅がクロック３周期分である時、１又は２クロック目の
データのうち大きい方が、パルス幅がクロック４周期分
である時、１〜３クロック目のデータのうち最大のもの
が、パルス幅がクロック５周期分である時、１〜４クロ
ック目のデータの最大のものがパルス振幅サンプリング
データ１８となる。この実施例においても上記実施例と
同様の効果がある。

【００２９】また、上記各実施例では、ｎビットのディ
ジタル値４をｎビットＤフリップフロップ１４を用いて
１クロック分遅延するようにしているが、これは図３に
示すように、各ビットに対応するｎ個並列のアナログデ
ィレイライン２６を用いてデータ出力回路３２を構成し
てもよい。

【００３０】

【発明の効果】以上のように、この発明によれば、入力
信号のサンプリング値から入力信号のパルス立上りが検
出された時であって、上記入力信号のサンプリング値
が、これ以前のサンプリング値に基づくパルス振幅デー
タより大きい場合のみ、入力信号のサンプリング値を新
たなパルス振幅データとして出力するようにしたので、
ノイズの多いシステムにおいて、雑音により入力パルス
のレベルが低下した時、入力信号のサンプリング値がこ
れ以前のサンプリング値に基づくパルス振幅データより
小さい場合は、これが新たなパルス振幅データとして出
力されることはなく、これにより精度よく入力信号のパ
ルス振幅データを求めることができる安価でかつ高精度
のパルス振幅データサンプリング回路を得ることができ
る。

【図面の簡単な説明】

【図１】この発明の一実施例によるパルス振幅データサ
ンプリング回路を示す回路図である。

【図２】この発明の第２の実施例によるパルス振幅デー
タサンプリング回路を示す回路図である。

【図３】上記各実施例におけるデータ出力回路の変形例
を示す図である。

【図４】従来のパルス振幅データサンプリング回路を示
す回路図である。

【図５】上記従来装置の動作を説明するための波形図で
ある。

【図６】上記従来のパルス振幅データサンプリング回路
の問題点を説明するための波形図である。

【図７】本発明の上記実施例の作用効果を説明するため
の波形図である。

【符号の説明】

１入力信号２クロックパルス３Ａ／Ｄ変換回路４ｎビットのディジタル値５スレッショルドレベル６比較器７信号検出信号８Ｄフリップフロップ９二入力ＡＮＤゲート１０データサンプリング信号１１遅延立ち上がり微分信号１４ｎビットＤフリップフロップ１５遅延ディジタル値１６データサンプリングタイミング信号１７イネーブル付ｎビットレジスタ１８パルス振幅サンプリングデータ１９立ち上がり微分信号２０二入力ＯＲゲート２１三入力ＯＲゲート２２データサンプリングイネーブル信号２３新データ有効信号２４データサンプリング許可信号２６アナログディレイライン３０ａ検出回路３０ｂ，３１信号発生回路３０ｃ，３２データ出力回路４０許可信号出力回路

Claims

【特許請求の範囲】

【請求項１】入力信号のパルス立上りを検出する立上
り検出回路と、該パルス立上りから立下りまでの間に該
パルス立上り時を基準とする該パルスの長さに応じたタ
イミングでもってデータ出力信号を発生する信号発生回
路と、上記入力信号を一定タイミングでサンプリングす
る信号サンプリング回路とを備え、上記データ出力信号
に基づいて入力信号のサンプリング値のうちの所定のも
のをパルス振幅データとして出力するパルス振幅データ
サンプリング回路において、入力信号のサンプリング値と、これ以前のサンプリング
値に基づくパルス振幅データとを比較し、上記入力信号
のサンプリング値の方が大きい時のみ、データ有効信号
を出力するデータ判定手段と、このデータ有効信号と上記データ出力信号とに基づい
て、入力信号のサンプリング値を新たなパルス振幅デー
タとして出力するデータ出力手段とを備えたことを特徴
とするパルス振幅データサンプリング回路。
【請求項２】請求項１記載のパルス振幅データサンプ
リング回路において、クロックパルスが与えられる毎に入力信号をアナログ量
からｎビットのディジタル値に変換するＡ／Ｄ変換回路
を有しており、上記検出回路は、上記変換されたディジタル値をもとに、その振幅値がス
レッショルドレベルより大きいかどうかの判定を行い、
これが大きい時、信号検出信号を作成する第１の比較器
と、信号検出信号の立ち上がり微分パルスを作成するための
第１のＤフリップフロップ及び第１の二入力ＡＮＤゲー
トとを有するものであり、上記信号発生回路は、上記立ち上がり微分パルスをそれぞれ１〜３クロック分
遅延させた第１〜第３遅延立ち上がり微分パルスを作成
する３段直列接続のＤフリップフロップと、第２遅延立ち上がり微分パルスと信号検出信号の論理積
をとり、第２データサンプリングパルスを出力する第２
の二入力ＡＮＤゲートと、同じく第３遅延立ち上がり微分パルスと信号検出信号の
論理積をとり、第３データサンプリングパルスを出力す
る第３の二入力ＡＮＤゲートと、第１データサンプリングパルスである第１遅延立ち上が
りパルス、第２及び第３データサンプリングパルスの論
理和をとり、データサンプリングタイミング信号を作成
する三入力ＯＲゲートとを有するものであり、上記データ判定手段は、上記Ａ／Ｄ変換されたｎビットのディジタル値を１クロ
ック分遅延させた遅延ディジタル信号と、これ以前の遅
延ディジタル値に基づくパルス振幅データとの大小比較
を行い、入力信号のサンプリング値が大きい時、新デー
タ有効信号を出力する第２比較器と、新データ有効信号とデータサンプリングタイミング信号
との論理積をとり、データサンプリング許可信号を出力
する第４の二入力ＡＮＤゲートと、データサンプリング許可信号と第１遅延立ち上がり微分
パルスとの論理和をとり、データサンプリングイネーブ
ル信号を出力する二入力ＯＲゲートとを有するものであ
り、上記データ出力手段は、上記Ａ／Ｄ変換されたｎビットのディジタル値を１クロ
ック分遅延させ、遅延ディジタル値を出力するｎビット
Ｄフリップフロップからなるサンプリング回路と、上記二入力ＯＲゲートの出力により、パルス振幅データ
を記憶するイネーブル付ｎビットレジスタとを有するも
のであることを特徴とするパルス振幅データサンプリン
グ回路。
【請求項３】請求項２記載のパルス振幅データサンプ
リング回路において、上記信号発生回路に代えて、上記立ち上がり微分パルスをそれぞれ１〜４クロック分
遅延させた第１〜第４遅延立ち上がり微分パルスを作成
する４段直列接続のＤフリップフロップと、第２遅延立ち上がり微分パルスと信号検出信号の論理積
をとり、第２データサンプリングパルスを出力する第２
の二入力ＡＮＤゲートと、第３遅延立ち上がり微分パルスと信号検出信号の論理積
をとり、第３データサンプリングパルスを出力する第３
の二入力ＡＮＤゲートと、第４遅延立ち上がり微分パルスと信号検出信号の論理積
をとり、第４データサンプリングパルスを出力する第４
の二入力ＡＮＤゲートと、第１データサンプリングパルスである第１遅延立ち上が
りパルス、第２〜第４データサンプリングパルスの論理
和をとり、データサンプリングタイミング信号を作成す
る四入力ＯＲゲートとを有する信号発生回路を用いたこ
とを特徴とするパルス振幅データサンプリング回路。
【請求項４】請求項２又は３記載のパルス振幅データ
サンプリング回路において、上記サンプリング回路を、上記ｎビットＤフリップフロップに代えて、アナログ信
号を遅延するアナログデレイラインｎ個から構成したこ
とを特徴とするパルス振幅データサンプリング回路。