JPH04179271A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH04179271A JPH04179271A JP30820390A JP30820390A JPH04179271A JP H04179271 A JPH04179271 A JP H04179271A JP 30820390 A JP30820390 A JP 30820390A JP 30820390 A JP30820390 A JP 30820390A JP H04179271 A JPH04179271 A JP H04179271A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
半導体装置に関し、特に高密度形成が可能で、ＶＬＳＩ
用の横成索子として用いられているＭＯＳ Ｔ？ ＥＴ
に関し、 チＡ・ネル幅を狭くしても、ゲインが低下せず高速動作
か可能なＭ Ｏ Ｓ Ｆ Ｅ ｉ’を提供することを目
的とし、 半導体基板に形成された第１のソース領域及び第１のド
レイン領域と、前記第１のソース領域と第１のドレイン
領域との間に形成された第１のチャネル領域と、前記半
導体基板」二に形成された酸化膜と、前記第１のソース
領域上部の前記酸化膜上に形成された第２のソース領域
と、前記第１のドレイン領域上部の前記酸化膜」一に形
成された第２のドレイン領域と、前記第１のチャネル領
域上部の前記酸化膜上に形成された第２のチャネル領域
と、前記第２のチャネル領域上に形成されたゲー１〜酸
化膜と、前記ゲート酸化膜上に形成されたゲーＩ−電榛
とを有ずるように椙成ずる。
用の横成索子として用いられているＭＯＳ Ｔ？ ＥＴ
に関し、 チＡ・ネル幅を狭くしても、ゲインが低下せず高速動作
か可能なＭ Ｏ Ｓ Ｆ Ｅ ｉ’を提供することを目
的とし、 半導体基板に形成された第１のソース領域及び第１のド
レイン領域と、前記第１のソース領域と第１のドレイン
領域との間に形成された第１のチャネル領域と、前記半
導体基板」二に形成された酸化膜と、前記第１のソース
領域上部の前記酸化膜上に形成された第２のソース領域
と、前記第１のドレイン領域上部の前記酸化膜」一に形
成された第２のドレイン領域と、前記第１のチャネル領
域上部の前記酸化膜上に形成された第２のチャネル領域
と、前記第２のチャネル領域上に形成されたゲー１〜酸
化膜と、前記ゲート酸化膜上に形成されたゲーＩ−電榛
とを有ずるように椙成ずる。
「産業上の利用分野」
本発明は、半導体装置及びその製造方法に開し、特に高
密度形成が可能で、ｖｉ，ｓＩ用の椙成素了として用い
られているＭ Ｏ Ｓ Ｆ ＥＴ及びその製造方法に開
する。
密度形成が可能で、ｖｉ，ｓＩ用の椙成素了として用い
られているＭ Ｏ Ｓ Ｆ ＥＴ及びその製造方法に開
する。
［従来の技術〕
近年、Ｖ Ｌ Ｓ Ｉの集積度を向上させるなめ、その
椙成要索であるＭ Ｏ Ｓ Ｆ Ｅ ’Ｔ’をさらに小
さくする必要が生じている。しか１７、すてに現在でも
、ＭＯＳＦＥＴのソース−ドレイン間の距離であるチャ
ネル長は１μｍ以下まで縮まってきており、今後これ以
」二のチャネル長の短縮を行ったとしても、Ｍ Ｏ Ｓ
ＦＥ Ｔの大幅な微細化は望めない。
椙成要索であるＭ Ｏ Ｓ Ｆ Ｅ ’Ｔ’をさらに小
さくする必要が生じている。しか１７、すてに現在でも
、ＭＯＳＦＥＴのソース−ドレイン間の距離であるチャ
ネル長は１μｍ以下まで縮まってきており、今後これ以
」二のチャネル長の短縮を行ったとしても、Ｍ Ｏ Ｓ
ＦＥ Ｔの大幅な微細化は望めない。
そこで、Ｍ Ｏ Ｓ Ｆ Ｉ＜ Ｔの微細化のために、
ヂャネル長と直角方向の長さであるチャネル幅を狭くす
ることが考えられる。
ヂャネル長と直角方向の長さであるチャネル幅を狭くす
ることが考えられる。
？発明が解決しようとする課題］
しかしながら、ヂャネル幅を狭くずるとＭＯＳｒｘ Ｅ
”ｒのゲインか低下してしまい、高速動作等の性能が低
下するという問題が生じる。
”ｒのゲインか低下してしまい、高速動作等の性能が低
下するという問題が生じる。
本発明の［１的は、チャネル幅を狭くしても、ゲインか
低下せず高速動作か可能なＭ Ｏ Ｓ Ｆ ＥＴ及びそ
の製造方法を提供することにある。
低下せず高速動作か可能なＭ Ｏ Ｓ Ｆ ＥＴ及びそ
の製造方法を提供することにある。
［課題を解決するためのｆ段］
Ｊ．記目的は、半導体基板に形成された第１のソース領
域及び第１のドレイン領域と、前記第１のソース領域と
第１のドレイン領域との間に形成された第１のチャネル
領域と、前記半導体基板上に形成された酸化膜と、前記
第１のソース領域上部の前記酸化膜十６に形成された第
２のソース領域と、前記第１のドレイン領域上部の前記
酸化膜上に形成された第２のドレイン領域と、前記第１
のチャネル領域−１二部の前記酸化膜−１二に形成され
た第２のチャネル領域と、前記第２のヂャネル領域上に
形■ 成されたクー）一酸化膜と、前記ケ−１・酸化
膜上に形成されたゲー１〜電極とを有ずることを特徴と
する半導体装置によって達成される。
域及び第１のドレイン領域と、前記第１のソース領域と
第１のドレイン領域との間に形成された第１のチャネル
領域と、前記半導体基板上に形成された酸化膜と、前記
第１のソース領域上部の前記酸化膜十６に形成された第
２のソース領域と、前記第１のドレイン領域上部の前記
酸化膜上に形成された第２のドレイン領域と、前記第１
のチャネル領域−１二部の前記酸化膜−１二に形成され
た第２のチャネル領域と、前記第２のヂャネル領域上に
形■ 成されたクー）一酸化膜と、前記ケ−１・酸化
膜上に形成されたゲー１〜電極とを有ずることを特徴と
する半導体装置によって達成される。
また、−１二記「１的は、第１の半導体基板表面に酸化
膜を形成し、第２の半導体基板を前記第１の半導体基板
１゛に重わ合わぜて接着した後、前記第２の半導体基板
を薄膜化さＭて、前記第１の半樽体基板−Ｌに半導体層
を形成し、前記半導体層のチャネル頗域−ｆにゲー１〜
酸化族を形成し、前記ゲー！−酸化膜」ユにゲート電極
を形成し、前記ケ−１〜電極をマスクとしてセルファラ
インにより、イオン注入法を用いて、前記第１の半樽体
基板に第１のソース領域及び第１のドレイン領域を形成
し、同時に、前記半導体層に第２のソース領域及び第２
のドレイン領域を形成し、前記第１のソース領域と前記
第２のソース領域に共通のソース電極を形成し、前記第
１のドレイン領域と前記第２のドレイン領域に共通のド
レイン電極を形成したことを特徴とする半堺体装置の製
造方法によって達成される。
膜を形成し、第２の半導体基板を前記第１の半導体基板
１゛に重わ合わぜて接着した後、前記第２の半導体基板
を薄膜化さＭて、前記第１の半樽体基板−Ｌに半導体層
を形成し、前記半導体層のチャネル頗域−ｆにゲー１〜
酸化族を形成し、前記ゲー！−酸化膜」ユにゲート電極
を形成し、前記ケ−１〜電極をマスクとしてセルファラ
インにより、イオン注入法を用いて、前記第１の半樽体
基板に第１のソース領域及び第１のドレイン領域を形成
し、同時に、前記半導体層に第２のソース領域及び第２
のドレイン領域を形成し、前記第１のソース領域と前記
第２のソース領域に共通のソース電極を形成し、前記第
１のドレイン領域と前記第２のドレイン領域に共通のド
レイン電極を形成したことを特徴とする半堺体装置の製
造方法によって達成される。
［作用］
本発明によれば、チャネル幅を狭くしても、ゲインか低
下せず高速動作が可能なＭＯＳＦＥＴを実現することか
できる。
下せず高速動作が可能なＭＯＳＦＥＴを実現することか
できる。
［実施例］
本発明の一実施例による半導体装置を第１図を用いて説
明する。同図は、本発明の−・実施例による半導体装１
〃の横断面図である。
明する。同図は、本発明の−・実施例による半導体装１
〃の横断面図である。
ｉ、 ｏ ｃ ｏ ｓ酸化ＷＡ１４で画定された支持側
Ｓｉ基板１」二に、厚さが例えば１５０人程度の酸化膜
１１が形成されている。酸化Ｕ！ １．１上に、厚さか
例えば０．１μｍ程度のＳｉ層２か形成されている。
Ｓｉ基板１」二に、厚さが例えば１５０人程度の酸化膜
１１が形成されている。酸化Ｕ！ １．１上に、厚さか
例えば０．１μｍ程度のＳｉ層２か形成されている。
支持側Ｓｉ基板１には支持基板側ソース領域５と支持基
板側ドレイン領域６か形成され、その間に支持基板側チ
ャネル領域１０が形成されている。
板側ドレイン領域６か形成され、その間に支持基板側チ
ャネル領域１０が形成されている。
支持Ｊ、（板側ソース領域５」一部のＳｉ層２にはＳｉ
層側ソース領域３が形成され、支持基板側ドレイン領域
６−１１部の３４層２にはＳｉ層側ドレイン領域４が形
成さ１１ている。支持基板側チャネル領域１０上部の３
４層２にはＳｉ層側チャネル領域９が形成されている。
層側ソース領域３が形成され、支持基板側ドレイン領域
６−１１部の３４層２にはＳｉ層側ドレイン領域４が形
成さ１１ている。支持基板側チャネル領域１０上部の３
４層２にはＳｉ層側チャネル領域９が形成されている。
Ｓｉ層側ソース領域３から酸化膜１１下部の支持基板側
ソース領域５まで：７ンタク１−ポールが形成され、Ｓ
ｉ層側ソース領域３と支持基板側ソース領域５の共通電
極であるソース電極１２が形成されている。同様に、Ｓ
ｉ層側ドレイン領域４から酸化膜１１下部の支持基板側
ドレイン領域６までコンタク１〜ポールか形成され、Ｓ
ｉ層側ドレイン領域４と支持基板側ドレイン領域６の共
通電極であるドレイン電極１３が形成されている。
ソース領域５まで：７ンタク１−ポールが形成され、Ｓ
ｉ層側ソース領域３と支持基板側ソース領域５の共通電
極であるソース電極１２が形成されている。同様に、Ｓ
ｉ層側ドレイン領域４から酸化膜１１下部の支持基板側
ドレイン領域６までコンタク１〜ポールか形成され、Ｓ
ｉ層側ドレイン領域４と支持基板側ドレイン領域６の共
通電極であるドレイン電極１３が形成されている。
Ｓｉ層側チャネル領域９−１−に厚さ１５０人程反りゲ
ート酸化膜７か形成され、グーｌ−酸化膜７上にゲート
電極８が形成されている。ゲーＩ−電極８は、支持側Ｓ
ｊ基板１に形成されたＭ ＯＳ Ｆ Ｅ Ｔと、その−
■二部に重ね合わされたＳ ｊ Ｍ ２に形成されたＭ
ＯＳ Ｉ？ Ｅ Ｔの共通グー１〜電極となっている
。
ート酸化膜７か形成され、グーｌ−酸化膜７上にゲート
電極８が形成されている。ゲーＩ−電極８は、支持側Ｓ
ｊ基板１に形成されたＭ ＯＳ Ｆ Ｅ Ｔと、その−
■二部に重ね合わされたＳ ｊ Ｍ ２に形成されたＭ
ＯＳ Ｉ？ Ｅ Ｔの共通グー１〜電極となっている
。
このように１本実施例による半樽体！装置は、支持側Ｓ
ｉ基板１にＭ ＯＳ ＦＥＴを形成し、その−Ｊ−に重
ねて形成したＳｉ層２にさらにＭ ＯＳ Ｆ ＥＴを形
成し、それら二つのＭ ＯＳ Ｆ Ｅ Ｔに共通のソー
ス電極、ドレイン電極及びゲート電極を設げたものであ
る。
ｉ基板１にＭ ＯＳ ＦＥＴを形成し、その−Ｊ−に重
ねて形成したＳｉ層２にさらにＭ ＯＳ Ｆ ＥＴを形
成し、それら二つのＭ ＯＳ Ｆ Ｅ Ｔに共通のソー
ス電極、ドレイン電極及びゲート電極を設げたものであ
る。
次に本実施例による半導体装置の動作を説明する。
Ｓ ｉ ＭＪ ２のＪｖさをＱ、］μｍ程度に薄くシテ
、グー１〜電捧８にグー１〜電圧を印加すると、Ｓｉ層
側チャネル領域９を完全空乏化さぜることかできる。
、グー１〜電捧８にグー１〜電圧を印加すると、Ｓｉ層
側チャネル領域９を完全空乏化さぜることかできる。
Ｓｉ層側チャネル領域９を完全空乏化させると、支持基
板側チャネル領域１０もグーｌ−電極８で制御すること
かできるようになる。このため、実効的なチャネル幅は
、Ｓｉ層側チャネル領域つと支持基板側チＡ・ネル領域
１０の和となり、チャネル幅を広くすることができる。
板側チャネル領域１０もグーｌ−電極８で制御すること
かできるようになる。このため、実効的なチャネル幅は
、Ｓｉ層側チャネル領域つと支持基板側チＡ・ネル領域
１０の和となり、チャネル幅を広くすることができる。
従って、−・つの索子−パターン十、のチャネル幅を狭
くしてもＭ ＯＳ Ｉ？Ｅ′１′のり°、インを低１’
させることがない。
くしてもＭ ＯＳ Ｉ？Ｅ′１′のり°、インを低１’
させることがない。
このように、本実施例のＭ ＯＳ Ｆ Ｅ Ｔは、二つ
のＭ ＯＳ Ｉ？ ＥＴを１を方向に重ねて配置し、一
つのゲート電極で二つのチャネルを制御できるデュアル
ヂャネルＭ ＯＳ Ｆ ＥＴであることに特徴を有する
。−・つのゲーＩ−電極で全てのチャネルを制御するの
で実効的なチャネル幅を広くすることかでき、Ｍ ＯＳ
Ｆ Ｅ′ｒノゲインを向」、させ゛、パターン−ＩＩ
ノチャネル幅をさらに狭くすることができる。
のＭ ＯＳ Ｉ？ ＥＴを１を方向に重ねて配置し、一
つのゲート電極で二つのチャネルを制御できるデュアル
ヂャネルＭ ＯＳ Ｆ ＥＴであることに特徴を有する
。−・つのゲーＩ−電極で全てのチャネルを制御するの
で実効的なチャネル幅を広くすることかでき、Ｍ ＯＳ
Ｆ Ｅ′ｒノゲインを向」、させ゛、パターン−ＩＩ
ノチャネル幅をさらに狭くすることができる。
本発明の一実施例による半導体装ＩＱ″、の製造方法を
第２図を用いて説明する。
第２図を用いて説明する。
まず、支持側Ｓｉ基板１表面をドライ酸化し、厚さか例
えばｌＱｎｍの酸化膜１１を形成する（同図（ａ））。
えばｌＱｎｍの酸化膜１１を形成する（同図（ａ））。
次に、素子（ＩｌｌＪ Ｓ ｉ基板１′を支持側８４基
板１１−に！［ね合わぜ、８００へ１２００°Ｃて加熱
し、接着するく同図（ｂ））。
板１１−に！［ね合わぜ、８００へ１２００°Ｃて加熱
し、接着するく同図（ｂ））。
次に、素子側Ｓｉ基板１′を例えは５Ｑｎｍ稈度の厚さ
まで薄膜化し、３４層２を形成する（同図（Ｃ））。
まで薄膜化し、３４層２を形成する（同図（Ｃ））。
次に、通常のプ１１セスによりＭ ＯＳ Ｆ ＩＣ’Ｉ
’を製造する。このとき］、 ＯＣＯＳ酸化膜１４は、
支持側、Ｓ ｊ基板１十位まで形成する。Ｓｉ層側チャ
ネル領域９上に厚さ１５０人程反りゲート酸化膜７を形
成し、ゲート酸化膜７上にゲート電極８を形成する。
’を製造する。このとき］、 ＯＣＯＳ酸化膜１４は、
支持側、Ｓ ｊ基板１十位まで形成する。Ｓｉ層側チャ
ネル領域９上に厚さ１５０人程反りゲート酸化膜７を形
成し、ゲート酸化膜７上にゲート電極８を形成する。
次に、ゲーｌ〜電＠！８をマスクとして利用しなセルフ
ァラインにより、加速電圧が３５ｋｅＶ程度のイオン注
入を行い、３４層２にＳｉ層側ソース領域３及びＳｉ層
側ドレイン領域４を形成し、同時に、支持側Ｓｊ基板１
に支持基板側ソース領域５及び支持基板側ドレイン領域
６を形成する（同図（ｄ））。
ァラインにより、加速電圧が３５ｋｅＶ程度のイオン注
入を行い、３４層２にＳｉ層側ソース領域３及びＳｉ層
側ドレイン領域４を形成し、同時に、支持側Ｓｊ基板１
に支持基板側ソース領域５及び支持基板側ドレイン領域
６を形成する（同図（ｄ））。
次に、８１層２のＳｉ層側ソース領域３及びＳｉ層側ド
レイン領域４から、支持側ｓｉ基板１の支持基板側ソー
ス領域５及び支持基板側ドレイン領域６までそれぞれコ
ンタクトポールを形成し、Ｓｉ層側ソース領域３と支持
基板側ソース領域５に共通ずるソース電＃１２を形成し
、Ｓｉ層側ドレイン領域４と支持基板側ドレイン領域６
に共通ずるドレイン電極１３を形成して、二個のＭＯ８
ｒ’ Ｅ’ｉ”の形成工程を終了する（同図（ｅ））。
レイン領域４から、支持側ｓｉ基板１の支持基板側ソー
ス領域５及び支持基板側ドレイン領域６までそれぞれコ
ンタクトポールを形成し、Ｓｉ層側ソース領域３と支持
基板側ソース領域５に共通ずるソース電＃１２を形成し
、Ｓｉ層側ドレイン領域４と支持基板側ドレイン領域６
に共通ずるドレイン電極１３を形成して、二個のＭＯ８
ｒ’ Ｅ’ｉ”の形成工程を終了する（同図（ｅ））。
本実施例による半導体装置の製造方法を用いれ＝ １１
＝ ば、セルファラインによるイオン注入により、２層に形
成されるべき二つのＭ ＯＳ Ｆ Ｆ、 Ｔのソース領
域及びドレイン領域のそれぞれを同時に正確に形成する
ことができる。
＝ ば、セルファラインによるイオン注入により、２層に形
成されるべき二つのＭ ＯＳ Ｆ Ｆ、 Ｔのソース領
域及びドレイン領域のそれぞれを同時に正確に形成する
ことができる。
本発明は、−［、記実施例に限らず種々の変形か可能で
ある。
ある。
例えば、上記実施例においては、Ｓｉ層側チャネル領域
９の厚さを０．１）１ｍとしなか、Ｓｉ層側チャネル領
域９の厚さは、Ｓｉ層層側ギヤネル領域９全 く、２００人〜０．２μｍ程度の範囲であればよい。
９の厚さを０．１）１ｍとしなか、Ｓｉ層側チャネル領
域９の厚さは、Ｓｉ層層側ギヤネル領域９全 く、２００人〜０．２μｍ程度の範囲であればよい。
［発明の効果］
以上の通り、本発明によれば、重ね合わせた２つのＭ
Ｏ Ｓ Ｆ Ｅ Ｔを１つのゲー）−電極で制御できる
ため、実効的なチャネル幅を広くすることができる。従
って、パターン上のチャネル幅を狭くする、二とができ
、ＭＯＳＦＥＴをさらに微細化できる。
Ｏ Ｓ Ｆ Ｅ Ｔを１つのゲー）−電極で制御できる
ため、実効的なチャネル幅を広くすることができる。従
って、パターン上のチャネル幅を狭くする、二とができ
、ＭＯＳＦＥＴをさらに微細化できる。
−１．２−
第１図は本発明の一実施例による半導体装置を示す図、
第２図は本発明の−・実施例による半導体装置の製造方
法を示ず図 である。 図において、 １・・・支持側Ｓｉ基板 １′・・・素子側Ｓｉ基板 ２・・・Ｓｔ層 ３・・・Ｓｉ層側ソース領域 ４・・・Ｓｉ層側ドレイン領域 ５・・・支持基板側ソース領域 ６・・・支持基板側ドレイン領域 ７・・・ゲート酸化膜 ８・・・ゲート電極 ９・・・Ｓｉ層側チャネル領域 １０・・・支持基板側チャネル領域 ＝ １３ − １１・・・酸化膜 １２・・・ソース電極 １３・・・ドレイン電極 １ ／１ ・・・ｌ−２ｏｃｏｓ酸化；操出願人 富
士 通 株 式 会 礼代理人 弁理士
北 野 好 人塀 、 く
法を示ず図 である。 図において、 １・・・支持側Ｓｉ基板 １′・・・素子側Ｓｉ基板 ２・・・Ｓｔ層 ３・・・Ｓｉ層側ソース領域 ４・・・Ｓｉ層側ドレイン領域 ５・・・支持基板側ソース領域 ６・・・支持基板側ドレイン領域 ７・・・ゲート酸化膜 ８・・・ゲート電極 ９・・・Ｓｉ層側チャネル領域 １０・・・支持基板側チャネル領域 ＝ １３ − １１・・・酸化膜 １２・・・ソース電極 １３・・・ドレイン電極 １ ／１ ・・・ｌ−２ｏｃｏｓ酸化；操出願人 富
士 通 株 式 会 礼代理人 弁理士
北 野 好 人塀 、 く
Claims (1)
- 【特許請求の範囲】 １、半導体基板に形成された第１のソース領域及び第１
のドレイン領域と、 前記第１のソース領域と第１のドレイン領域との間に形
成された第１のチャネル領域と、前記半導体基板上に形
成された酸化膜と、 前記第１のソース領域上部の前記酸化膜上に形成された
第２のソース領域と、 前記第１のドレイン領域上部の前記酸化膜上に形成され
た第２のドレイン領域と、 前記第１のチャネル領域上部の前記酸化膜上に形成され
た第２のチャネル領域と、 前記第２のチャネル領域上に形成されたゲート酸化膜と
、 前記ゲート酸化膜上に形成されたゲート電極とを有する
ことを特徴とする半導体装置。 ２、第１の半導体基板表面に酸化膜を形成し、第２の半
導体基板を前記第１の半導体基板上に重ね合わせて接着
した後、前記第２の半導体基板を薄膜化させて、前記第
１の半導体基板上に半導体層を形成し、 前記半導体層のチャネル領域上にゲート酸化膜を形成し
、 前記ゲート酸化膜上にゲート電極を形成し、前記ゲート
電極をマスクとしてセルファラインにより、イオン注入
法を用いて、前記第１の半導体基板に第１のソース領域
及び第１のドレイン領域を形成し、同時に、前記半導体
層に第２のソース領域及び第２のドレイン領域を形成し
、 前記第１のソース領域と前記第２のソース領域に共通の
ソース電極を形成し、 前記第１のドレイン領域と前記第２のドレイン領域に共
通のドレイン電極を形成した ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30820390A JPH04179271A (ja) | 1990-11-14 | 1990-11-14 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30820390A JPH04179271A (ja) | 1990-11-14 | 1990-11-14 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04179271A true JPH04179271A (ja) | 1992-06-25 |
Family
ID=17978162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30820390A Pending JPH04179271A (ja) | 1990-11-14 | 1990-11-14 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04179271A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5929488A (en) * | 1994-04-05 | 1999-07-27 | Kabushiki Kaisha Toshiba | Metal-oxide semiconductor device |
| US6121658A (en) * | 1995-03-29 | 2000-09-19 | Texas Instruments Incorporated | Deep mesa isolation |
| JP2007511907A (ja) * | 2003-11-14 | 2007-05-10 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 完全に量子井戸が空乏化した低出力のマルチチャネルｃｍｏｓｆｅｔ |
-
1990
- 1990-11-14 JP JP30820390A patent/JPH04179271A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5929488A (en) * | 1994-04-05 | 1999-07-27 | Kabushiki Kaisha Toshiba | Metal-oxide semiconductor device |
| US6121658A (en) * | 1995-03-29 | 2000-09-19 | Texas Instruments Incorporated | Deep mesa isolation |
| JP2007511907A (ja) * | 2003-11-14 | 2007-05-10 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 完全に量子井戸が空乏化した低出力のマルチチャネルｃｍｏｓｆｅｔ |
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