JPS61114552A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS61114552A JPS61114552A JP59236055A JP23605584A JPS61114552A JP S61114552 A JPS61114552 A JP S61114552A JP 59236055 A JP59236055 A JP 59236055A JP 23605584 A JP23605584 A JP 23605584A JP S61114552 A JPS61114552 A JP S61114552A
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- JP
- Japan
- Prior art keywords
- region
- contact region
- type
- substrate
- source
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/903—Masterslice integrated circuits comprising field effect technology
- H10D84/907—CMOS gate arrays
Landscapes
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の構造の改良に係り、特に動作速度
の向上を図った相補型ゲートアレイ （以下ＣＭＯＳゲ
ートアレイと略称する）の構造に関する。
の向上を図った相補型ゲートアレイ （以下ＣＭＯＳゲ
ートアレイと略称する）の構造に関する。
大規模集積回路が大型化するにつれて多品種少量生産の
傾向が著しい今日、製造コストを低減し、製造期間を短
縮するために、ゲートアレイと称するマスクスライス（
ｍａｓｔｅｒ ５ｌｉｃｅ）方式による大規模集積回路
の製造が盛んになって来ている。
傾向が著しい今日、製造コストを低減し、製造期間を短
縮するために、ゲートアレイと称するマスクスライス（
ｍａｓｔｅｒ ５ｌｉｃｅ）方式による大規模集積回路
の製造が盛んになって来ている。
かかるゲートアレイにおいて、低消費電力化の面で有利
なＣＭＯＳゲートアレイが多く用いられるが、該ＣＭＯ
Ｓゲートアレイにおいて動作速度の向上が強く望まれて
いる。
なＣＭＯＳゲートアレイが多く用いられるが、該ＣＭＯ
Ｓゲートアレイにおいて動作速度の向上が強く望まれて
いる。
第４図は従来のＣＭＯＳゲートアレイにおける単位セル
を模式的に示す平面図（ａ）、Ａ−Ａ矢視断面図（ｂ）
及びＢ−Ｂ矢視断面図（Ｃ１で、同図中、１はｎ−型シ
リコン基板、２はｐ−型ウェル、３はフィールド酸化膜
、４はｎ°型チャネル・力・ノド領域、５はｐ゛゛チャ
ネル・カント領域、６はゲート酸化膜、？ａ、７ｂは第
１．第２のゲート電極、８ａ、８ｂ、８ｃは第１．第２
．第３のソース若しくはドレインとなるｎ゛型領領域ｎ
’型ソース・ドレイン領域）、９ａ、９ｂ、９ｃはｐ″
′型ソース・ドレイン領域、１０はｎ°°基板コンタク
ト領域、１１はｐ＋型ウェル・コンタクト領域、１２は
不純物ブロック用酸化膜（以後ブロック酸化膜と略称す
る）、１３は燐珪酸ガラス（ＰＳＧ）絶縁膜を表す。
を模式的に示す平面図（ａ）、Ａ−Ａ矢視断面図（ｂ）
及びＢ−Ｂ矢視断面図（Ｃ１で、同図中、１はｎ−型シ
リコン基板、２はｐ−型ウェル、３はフィールド酸化膜
、４はｎ°型チャネル・力・ノド領域、５はｐ゛゛チャ
ネル・カント領域、６はゲート酸化膜、？ａ、７ｂは第
１．第２のゲート電極、８ａ、８ｂ、８ｃは第１．第２
．第３のソース若しくはドレインとなるｎ゛型領領域ｎ
’型ソース・ドレイン領域）、９ａ、９ｂ、９ｃはｐ″
′型ソース・ドレイン領域、１０はｎ°°基板コンタク
ト領域、１１はｐ＋型ウェル・コンタクト領域、１２は
不純物ブロック用酸化膜（以後ブロック酸化膜と略称す
る）、１３は燐珪酸ガラス（ＰＳＧ）絶縁膜を表す。
なお同図において、ゲート電極、ソース・ドレイン領域
、基体コンタクト領域に対する配線接続部は省略する。
、基体コンタクト領域に対する配線接続部は省略する。
従来のＣＭＯＳゲートアレイにおいては同図に異なる方
向の斜線で示すように、機能素子であるｐチャネルＭＯ
３Ｉ−ランジスタ（ｐ−ＭＯＳ）を画定するフィールド
酸化膜３の下部の基板面にｎ゛型チャネル・カット領域
４が、ｎチャネルＭＯＳトランジスタ（ｎ−ＭＯＳ）を
画定するフィールド酸化膜３の下部のウェル面にｐ°°
チャネル・カット領域５がそれぞれ設けられ、隣接する
機能素子即ちトランジスタ間の結合及び隣接する機能領
域即ちソース・ドレイン領域間の結合が阻止されていた
。
向の斜線で示すように、機能素子であるｐチャネルＭＯ
３Ｉ−ランジスタ（ｐ−ＭＯＳ）を画定するフィールド
酸化膜３の下部の基板面にｎ゛型チャネル・カット領域
４が、ｎチャネルＭＯＳトランジスタ（ｎ−ＭＯＳ）を
画定するフィールド酸化膜３の下部のウェル面にｐ°°
チャネル・カット領域５がそれぞれ設けられ、隣接する
機能素子即ちトランジスタ間の結合及び隣接する機能領
域即ちソース・ドレイン領域間の結合が阻止されていた
。
然し上記従来の構造においては、高不純物濃度を有する
チャネル・カット領域が各ソース・ドレイン領域に直に
接するために、これらソース・ドレイン領域に基板若し
くはウェルと異なる電位を印加して該ＣＭＯ３Ｉ−ラン
ジスタを駆動する際、該ソース・ドレイン領域の接合容
量が増大し、該ＣＭＯＳトランジスタの動作速度が低下
するという問題を生ずる。
チャネル・カット領域が各ソース・ドレイン領域に直に
接するために、これらソース・ドレイン領域に基板若し
くはウェルと異なる電位を印加して該ＣＭＯ３Ｉ−ラン
ジスタを駆動する際、該ソース・ドレイン領域の接合容
量が増大し、該ＣＭＯＳトランジスタの動作速度が低下
するという問題を生ずる。
また上記ＭＯ３）ランジスタに限らず、半導体基体に配
設される基体と反対導電型の抵抗素子は上記トランジス
タの場合と同様、基体と＠１導電型の高不純物濃度を有
するチャネル・カット領域によって他素子との結合が防
止されていたので、該抵抗素子に大きな容量が寄生し、
回路の動作速度を遅延せしめるという問題もあった。
設される基体と反対導電型の抵抗素子は上記トランジス
タの場合と同様、基体と＠１導電型の高不純物濃度を有
するチャネル・カット領域によって他素子との結合が防
止されていたので、該抵抗素子に大きな容量が寄生し、
回路の動作速度を遅延せしめるという問題もあった。
上記問題点の解決は、半導体基体上にフィールド絶縁膜
と、該フィールド絶縁膜の開花によってそれぞれ画定さ
れる素子領域及び基体コンタクト領域を有し、且つ該基
体コンタクト領域が該素子領域を囲んでチャネル・カッ
ト機能を兼ね備える本発明による半導体装置によって達
成される。
と、該フィールド絶縁膜の開花によってそれぞれ画定さ
れる素子領域及び基体コンタクト領域を有し、且つ該基
体コンタクト領域が該素子領域を囲んでチャネル・カッ
ト機能を兼ね備える本発明による半導体装置によって達
成される。
即ち本発明は基板或いはウェル等の半導体基体面のフィ
ールド絶縁膜によって画定されるトランジスタ或いは抵
抗等の機能素子を囲んで、上記フィールド絶縁膜によっ
て画定される基体コンタクト領域を設け、該基体コンタ
クト領域にチャネル・カット機能を合わせ持たしめるこ
とによって、機能素子間の分離を行い、更には該機能素
子のゲート電極と該基体コンタクト領域とで該機能素子
内の分離すべき機能領域を完全に囲んで、該機能領域間
の結合を阻止するものである。
ールド絶縁膜によって画定されるトランジスタ或いは抵
抗等の機能素子を囲んで、上記フィールド絶縁膜によっ
て画定される基体コンタクト領域を設け、該基体コンタ
クト領域にチャネル・カット機能を合わせ持たしめるこ
とによって、機能素子間の分離を行い、更には該機能素
子のゲート電極と該基体コンタクト領域とで該機能素子
内の分離すべき機能領域を完全に囲んで、該機能領域間
の結合を阻止するものである。
かくて各機能領域は高濃度の不純物領域即ちチャネル・
カット領域に直に接することがなくなりその接合容量が
減少するので、該半導体装置の動作速度が向上する。
カット領域に直に接することがなくなりその接合容量が
減少するので、該半導体装置の動作速度が向上する。
以下本発明を図示実施例により、具体的に説明する。
第１図はＣＭＯＳゲートアレイにおける第１の実施例を
模式的に示す平面図（ａｌ、Ａ−Ａ矢視断面図（ｂｌ、
Ｂ−Ｂ矢視断面図（Ｃ１及びＣ−Ｃ矢視断面図＋ｄ）、
第２図はＣＭ ＯＳゲートアレイにおける第２の実施例
を模式的に示す平面図（ａ）、Ａ−Ａ矢視断面図（ｂ）
及びＢ−Ｂ矢視断面図＋Ｃ）で、第３図は抵抗素子にお
ける一実施例を模式的に示す平面図（ａｌ及びＡ−Ａ矢
視断面図（ｂｌである。
模式的に示す平面図（ａｌ、Ａ−Ａ矢視断面図（ｂｌ、
Ｂ−Ｂ矢視断面図（Ｃ１及びＣ−Ｃ矢視断面図＋ｄ）、
第２図はＣＭ ＯＳゲートアレイにおける第２の実施例
を模式的に示す平面図（ａ）、Ａ−Ａ矢視断面図（ｂ）
及びＢ−Ｂ矢視断面図＋Ｃ）で、第３図は抵抗素子にお
ける一実施例を模式的に示す平面図（ａｌ及びＡ−Ａ矢
視断面図（ｂｌである。
全図を通じ同一対象物は同一符号で示す。
第１図において、１はｎ−型シリコン基板、２はｐ−型
ウェル、３はフィールド酸化膜、６はゲート酸化膜、７
ａ、７ｂは第１．第２のゲート電極、８ａ、８ｂ、８ｃ
は第１．第２．第３のソース若しくはドレインとなるｎ
°型領領域ｎ”型ソース・ドレイン領域）、９ａ、９ｂ
、９ｃはｐゝ型ソース・ドレイン領域、１１０はｎ゛型
基板コンタクト領域、°１１１はｐ°°ウェル・コンタ
クト領域、１２は不純物ブロック用酸化ｎ！（ブロック
酸化膜）、１３はＰＳＧ （燐珪酸ガラス）絶縁膜を示
している。
ウェル、３はフィールド酸化膜、６はゲート酸化膜、７
ａ、７ｂは第１．第２のゲート電極、８ａ、８ｂ、８ｃ
は第１．第２．第３のソース若しくはドレインとなるｎ
°型領領域ｎ”型ソース・ドレイン領域）、９ａ、９ｂ
、９ｃはｐゝ型ソース・ドレイン領域、１１０はｎ゛型
基板コンタクト領域、°１１１はｐ°°ウェル・コンタ
クト領域、１２は不純物ブロック用酸化ｎ！（ブロック
酸化膜）、１３はＰＳＧ （燐珪酸ガラス）絶縁膜を示
している。
該第１の実施例においては同図に示すように、ゲート電
極７ａ、７ｂの延在領域を含むフィールド酸化膜３によ
って画定されたｐチャネルＭＯＳトランジスタ（ｐ−Ｍ
ＯＳ）の周辺部に該ｐ−Ｍ○Ｓを囲むフィールド酸化膜
βによって画定された枠状のｎ゛゛基板コンタクト領域
１１０が、ｐ゛゛ソース・ドレイン領域９ａ、９ｂ、９
ｃと離れて設けられ、またｎチャネルＭＯＳトランジス
タ（ｎ−ＭＯＳ）の周辺部に同様該ｎ −Ｍ ＯＳを囲
む枠状のｐ°型ウェル・コンタクト領域１１１が、ｎ“
型ソース・ドレイン領域８ａ、８ｂ、８ｃと離れて設け
られる。
極７ａ、７ｂの延在領域を含むフィールド酸化膜３によ
って画定されたｐチャネルＭＯＳトランジスタ（ｐ−Ｍ
ＯＳ）の周辺部に該ｐ−Ｍ○Ｓを囲むフィールド酸化膜
βによって画定された枠状のｎ゛゛基板コンタクト領域
１１０が、ｐ゛゛ソース・ドレイン領域９ａ、９ｂ、９
ｃと離れて設けられ、またｎチャネルＭＯＳトランジス
タ（ｎ−ＭＯＳ）の周辺部に同様該ｎ −Ｍ ＯＳを囲
む枠状のｐ°型ウェル・コンタクト領域１１１が、ｎ“
型ソース・ドレイン領域８ａ、８ｂ、８ｃと離れて設け
られる。
なおｐ−ＭＯＳ側の上記Ａ−Ａ、Ｂ−Ｂ矢視に相当する
断面の構造は、（ｂ）、 ［０）図のｐ−型ウェル２を
除き、ソース・ドレイン領域がｐ゛゛ソース・ドレイン
領域ｉ域９ ａ、９ ｂ、９ ｃに、ウェル・コンタク
ト領域がｎ゛゛基板コンタクト領域１１０に代わるのみ
で、他は変わりないので省略する。
断面の構造は、（ｂ）、 ［０）図のｐ−型ウェル２を
除き、ソース・ドレイン領域がｐ゛゛ソース・ドレイン
領域ｉ域９ ａ、９ ｂ、９ ｃに、ウェル・コンタク
ト領域がｎ゛゛基板コンタクト領域１１０に代わるのみ
で、他は変わりないので省略する。
該実施例の構造において、図示ｐ−ＭＯ３とｎ−ＭＯＳ
の間及び図示しない隣接トランジスタとの間の空乏層の
延びによる結合は、枠状のｎ°型基板コンタクト領域１
１０及びｐ゛゛ウェル・コンタクト領域１１１によって
阻止される。
の間及び図示しない隣接トランジスタとの間の空乏層の
延びによる結合は、枠状のｎ°型基板コンタクト領域１
１０及びｐ゛゛ウェル・コンタクト領域１１１によって
阻止される。
またｎ１型ソース・ドレイン領域３ａ、３ｂ。
８ｃはそれぞれゲート電極７ａ若しくは７ｂとｐ１型ウ
ェル・コンタクト領域１１１によって完全に囲まれ、ｐ
“型ソース・ドレイン領域９ａ、９ｂ。
ェル・コンタクト領域１１１によって完全に囲まれ、ｐ
“型ソース・ドレイン領域９ａ、９ｂ。
９Ｃはそれぞれゲート電極７ａ若しくは７ｂとｎ“型基
板コンタクト領域１１０によって完全に囲まれるので、
それぞれ隣接するソース・ドレイン領域に対する空乏層
の延びによる結合は阻止される。
板コンタクト領域１１０によって完全に囲まれるので、
それぞれ隣接するソース・ドレイン領域に対する空乏層
の延びによる結合は阻止される。
そして又チャネル・ストッパが形成されないので、各ソ
ース・ドレイン領域は高濃度層に接することがなく、そ
の接合容量は減少する。
ース・ドレイン領域は高濃度層に接することがなく、そ
の接合容量は減少する。
第２図はゲート電極？ａ、７ｂの配線接続領域７０ａ、
７０ｂの平坦化を図り、配線接続を容易ならしめるた
めに、枠状ｎ゛゛基板コンタクト領域２１０及びｐ゛゛
ウェル・コンタクト領域２１１をゲート電極７ａ、７ｂ
の下部で終端せしめゲート電極７ａ、７ｂの下部におい
てその一部を欠如せしめた例である。
７０ｂの平坦化を図り、配線接続を容易ならしめるた
めに、枠状ｎ゛゛基板コンタクト領域２１０及びｐ゛゛
ウェル・コンタクト領域２１１をゲート電極７ａ、７ｂ
の下部で終端せしめゲート電極７ａ、７ｂの下部におい
てその一部を欠如せしめた例である。
他の部分は第１図の例と変わりない。ここでＤは上記コ
ンタク） ％Ｊ［域の欠如部を示す。
ンタク） ％Ｊ［域の欠如部を示す。
この構造においては、上記コンタクト領域欠如部りをゲ
ート電極？ａ、７ｂで覆い、−電位が印加されている該
ゲート電極が、該欠、如部りにおけるチャネル・カット
の役目を果たすので、該ゲート電極と基体コンタクト領
域によってソース、ドレイン領域がそれぞれ完全に包囲
された形になる。
ート電極？ａ、７ｂで覆い、−電位が印加されている該
ゲート電極が、該欠、如部りにおけるチャネル・カット
の役目を果たすので、該ゲート電極と基体コンタクト領
域によってソース、ドレイン領域がそれぞれ完全に包囲
された形になる。
従って該構造においても、各ソース、ドレインの結合は
完全に阻止される。
完全に阻止される。
なお第１の実施例においては、ソース、ドレイン形成用
の不純物導入と基体コンタクト形成用の不純物導入は別
々に行われるが、これは同時に行っても良い。但しその
場合、第１図（Ｃ１におけるゲート電極延在部の下部に
は基体コンタクト領域は存在せず、基体コンタクＨｆｆ
域がゲート電極下で終端する第２の実施例の変形となる
。
の不純物導入と基体コンタクト形成用の不純物導入は別
々に行われるが、これは同時に行っても良い。但しその
場合、第１図（Ｃ１におけるゲート電極延在部の下部に
は基体コンタクト領域は存在せず、基体コンタクＨｆｆ
域がゲート電極下で終端する第２の実施例の変形となる
。
第３図は抵抗素子における実施例を示したちのである。
図中、２１はｐ゛型低抵抗層２２ａ 、 ２２ｂ 、
２２ｃは配線コンタクト窓、２３ａ 、 ２３ｂは抵抗
素子に接続される配線、２３ｃは基板コンタクト配線を
示し、他の符号は第１図及び第２図と同一の対象物を示
している。
２２ｃは配線コンタクト窓、２３ａ 、 ２３ｂは抵抗
素子に接続される配線、２３ｃは基板コンタクト配線を
示し、他の符号は第１図及び第２図と同一の対象物を示
している。
該構造において抵抗層２１は、該抵抗層２１の周辺部に
形成した枠状のｎ°型法板コンタクト領域１１０で囲ま
れるので、該抵抗層接合における空乏層の拡がりによっ
て生ずる該抵抗素子と他素子との結合は、該基板コンタ
クト領域によって阻止される。
形成した枠状のｎ°型法板コンタクト領域１１０で囲ま
れるので、該抵抗層接合における空乏層の拡がりによっ
て生ずる該抵抗素子と他素子との結合は、該基板コンタ
クト領域によって阻止される。
また抵抗層の周囲にチャネル・ストッパが形成されない
ので該抵抗層が高濃度領域に接することがなく、該抵抗
層の寄生容量は減少する。
ので該抵抗層が高濃度領域に接することがなく、該抵抗
層の寄生容量は減少する。
なお上記総ての実施例において、ｎ゛゛基板コンタクト
領域１１０．２１０及びｐ゛゛ウェル・コンタクト領域
１１１，２１１の不純物濃度は通常１０”ｃｍ−３程度
の高濃度に形成される。
領域１１０．２１０及びｐ゛゛ウェル・コンタクト領域
１１１，２１１の不純物濃度は通常１０”ｃｍ−３程度
の高濃度に形成される。
該基板コンタクト領域及びウェル・コンタクト領域は、
基板及びウェルと同電位が印加される機能領域とは特に
離して形成しないでも良い。
基板及びウェルと同電位が印加される機能領域とは特に
離して形成しないでも良い。
なお又本発明は上記実施例に限らず、ｎウェルを有する
ＣＭＯ５半導体装置、ツインタブ構造のＣＭＯＳ半導体
装置、及び単一チャネルのＭＯＳ半導体装置にも適用さ
れることは勿論である。
ＣＭＯ５半導体装置、ツインタブ構造のＣＭＯＳ半導体
装置、及び単一チャネルのＭＯＳ半導体装置にも適用さ
れることは勿論である。
以上説明のように本発明によれば、基板或いはウェル等
の半導体基体上に形成されるトランジスタ或いは抵抗等
の素子の周辺部にチャネル・カット領域を形成しないで
も機能素子間及び機能素子内の機能領域間の結合が阻止
出来る。
の半導体基体上に形成されるトランジスタ或いは抵抗等
の素子の周辺部にチャネル・カット領域を形成しないで
も機能素子間及び機能素子内の機能領域間の結合が阻止
出来る。
従って上記半導体素子の基体と異なる電位の印加される
機能領域が直に高不純物濃度を有するチャネル・カット
領域に接することがなくなりその接合容量が減少するの
で、ＣＭＯＳ半導体集積回路装置等の動作速度の向上が
図れる。
機能領域が直に高不純物濃度を有するチャネル・カット
領域に接することがなくなりその接合容量が減少するの
で、ＣＭＯＳ半導体集積回路装置等の動作速度の向上が
図れる。
第１図はＣＭ ＯＳゲートアレイにおける第１の実施例
を模式的に示す平面図（ａｌ、Ａ−Ａ矢視断面図（ｂｌ
、Ｂ−Ｂ矢視断面図（Ｃ１及びＣ−Ｃ矢視断面図［ｄｌ
、 第２図はＣＭＯＳゲートアレイにおける第２の実施例を
模式的に示す平面図（ａ）、Ａ−Ａ矢視断面図ｆｂ）及
びＢ−Ｂ矢視断面図（Ｃ１、第３図は抵抗素子における
一実施例を模式的に示す平面図（ａＬＡ−Ａ矢視断面図
（ｂｌ、第４図は従来のＣＭＯＳゲートアレイにおける
単位セルを模式的に示す平面図（ａｌ、Ａ−Ａ矢視断面
図（ｂｌ及びＢ−Ｂ矢視断面図（Ｃ）である。 図において、 １はｎ−型シリコン基板、 ２はｐ−型ウェル、 ３はフィールド酸化膜、 ６はゲート酸化膜、 ７ａ、７ｂは第１．第２のゲート電極、８ａ、８ｂ、８
ｃは ｎ９型ソース・ドレイン領域、 ９ａ、９ｂ、９ｃは ｐ゛型ソース・ドレイン領域、 １２は不純物ブロック用酸化膜、 １３はＰＳＧ （燐珪酸ガラス）絶縁膜、１１０はｎ°
型基板コンタクト領域、 １１１はｐ４型ウェル・コンタクト領域を示す。 革ｆ 区 （Ｉ２） ｎ−ＭＯＳ ｆｉ−ＭθＳ
茎 Ｚ 酊 使 革３区 ２／ ／ ｙｔａ
を模式的に示す平面図（ａｌ、Ａ−Ａ矢視断面図（ｂｌ
、Ｂ−Ｂ矢視断面図（Ｃ１及びＣ−Ｃ矢視断面図［ｄｌ
、 第２図はＣＭＯＳゲートアレイにおける第２の実施例を
模式的に示す平面図（ａ）、Ａ−Ａ矢視断面図ｆｂ）及
びＢ−Ｂ矢視断面図（Ｃ１、第３図は抵抗素子における
一実施例を模式的に示す平面図（ａＬＡ−Ａ矢視断面図
（ｂｌ、第４図は従来のＣＭＯＳゲートアレイにおける
単位セルを模式的に示す平面図（ａｌ、Ａ−Ａ矢視断面
図（ｂｌ及びＢ−Ｂ矢視断面図（Ｃ）である。 図において、 １はｎ−型シリコン基板、 ２はｐ−型ウェル、 ３はフィールド酸化膜、 ６はゲート酸化膜、 ７ａ、７ｂは第１．第２のゲート電極、８ａ、８ｂ、８
ｃは ｎ９型ソース・ドレイン領域、 ９ａ、９ｂ、９ｃは ｐ゛型ソース・ドレイン領域、 １２は不純物ブロック用酸化膜、 １３はＰＳＧ （燐珪酸ガラス）絶縁膜、１１０はｎ°
型基板コンタクト領域、 １１１はｐ４型ウェル・コンタクト領域を示す。 革ｆ 区 （Ｉ２） ｎ−ＭＯＳ ｆｉ−ＭθＳ
茎 Ｚ 酊 使 革３区 ２／ ／ ｙｔａ
Claims (1)
- 【特許請求の範囲】 １、半導体基体上にフィールド絶縁膜と、該フィールド
絶縁膜の開孔によってそれぞれ画定される素子領域及び
基体コンタクト領域を有し、且つ該基体コンタクト領域
が該素子領域を囲んでチャネル・カット機能を兼ね備え
ることを特徴とする半導体装置。 ２、上記基体コンタクト領域がゲート下で終端していて
、該ゲート・パターンと該基体コンタクト領域によって
上記素子領域内の分離すべき機能領域が完全に包囲され
ていることを特徴とする特許請求の範囲第１項記載の半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59236055A JPS61114552A (ja) | 1984-11-09 | 1984-11-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59236055A JPS61114552A (ja) | 1984-11-09 | 1984-11-09 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61114552A true JPS61114552A (ja) | 1986-06-02 |
Family
ID=16995069
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59236055A Pending JPS61114552A (ja) | 1984-11-09 | 1984-11-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61114552A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5399895A (en) * | 1993-03-23 | 1995-03-21 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing thereof |
| JPH08288479A (ja) * | 1995-04-20 | 1996-11-01 | Nec Corp | 半導体装置 |
-
1984
- 1984-11-09 JP JP59236055A patent/JPS61114552A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5399895A (en) * | 1993-03-23 | 1995-03-21 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing thereof |
| JPH08288479A (ja) * | 1995-04-20 | 1996-11-01 | Nec Corp | 半導体装置 |
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| JPS61114552A (ja) | 半導体装置 | |
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