JPH0379035A - Ｍｏｓトランジスタ及びその製造方法 - Google Patents
Ｍｏｓトランジスタ及びその製造方法Info
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- JPH0379035A JPH0379035A JP1216783A JP21678389A JPH0379035A JP H0379035 A JPH0379035 A JP H0379035A JP 1216783 A JP1216783 A JP 1216783A JP 21678389 A JP21678389 A JP 21678389A JP H0379035 A JPH0379035 A JP H0379035A
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- mos transistor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、絶縁層上に形成されたＭＯＳトランジスタ
に関するものであり、特に、キンク現象を抑制できるＭ
ＯＳトランジスタに関するものである。
に関するものであり、特に、キンク現象を抑制できるＭ
ＯＳトランジスタに関するものである。
［従来技術］
絶縁層上に形成されたＭＯＳトランジスタのキンク現象
等を防止する技術が、例えば、特開昭６０−２４１２６
６号公報に示されている。これは、キンク現象の原因と
なる能動層に発生した正孔を効率的に消滅させるべく、
能動層の多数キャリア（正孔）を通ずることのできる電
極（領域）を新たに二個設けたものである。
等を防止する技術が、例えば、特開昭６０−２４１２６
６号公報に示されている。これは、キンク現象の原因と
なる能動層に発生した正孔を効率的に消滅させるべく、
能動層の多数キャリア（正孔）を通ずることのできる電
極（領域）を新たに二個設けたものである。
［発明が解決しようとする課題］
ところが、半導体層（能動層）はＳＩＭＯＸにより形成
され、半導体ａＣ能動層）を薄くできるものの、よりよ
い結晶が得られず、又、イオン打込み口が多くコストア
ップを招いていた。又、ＳＩＭＯＸの技術そのものが未
完成である。
され、半導体ａＣ能動層）を薄くできるものの、よりよ
い結晶が得られず、又、イオン打込み口が多くコストア
ップを招いていた。又、ＳＩＭＯＸの技術そのものが未
完成である。
この発明の目的は、安価で、かつ、よい結晶の半導体層
が得られるとともに、キンク現象を抑制することができ
るＭＯＳトランジスタを提供することにある。
が得られるとともに、キンク現象を抑制することができ
るＭＯＳトランジスタを提供することにある。
［課題を解決するための手段］
第１の発明は、ウェハ直接接合法にて形成された絶縁層
上の半導体層に設【プられたＭＯＳトランジスタにおい
て、 ドレイン領域の近傍に前記半導体層よりも高不純物＠度
の拡散層を形成し、その拡散層を介して基板バイアスを
とるようにしたＭＯＳトランジスタをその要旨とする。
上の半導体層に設【プられたＭＯＳトランジスタにおい
て、 ドレイン領域の近傍に前記半導体層よりも高不純物＠度
の拡散層を形成し、その拡散層を介して基板バイアスを
とるようにしたＭＯＳトランジスタをその要旨とする。
第２の発明は、ウェハ直接接合法により絶縁層上に第１
導電型の半導体層を形成する第１工程と、前記半導体層
上にゲート酸化膜を形成した後、当該ゲート酸化膜上の
ゲート形成領域にゲート電極材料を配置するとともにド
レイン形成領域の縁部にゲート電極材料を配置する第２
工程と、前記ゲート電極材料をマスクとして第２導電型
のソース・ドレイン領域を形成するとともに、基板バイ
アスをとるための第１導電型の高不純物′ａ度の基板バ
イアス用拡散領域を形成する第３工程とからなるＭＯＳ
Ｉ〜ランジスタの製造方法をその要旨とするものであ
る。
導電型の半導体層を形成する第１工程と、前記半導体層
上にゲート酸化膜を形成した後、当該ゲート酸化膜上の
ゲート形成領域にゲート電極材料を配置するとともにド
レイン形成領域の縁部にゲート電極材料を配置する第２
工程と、前記ゲート電極材料をマスクとして第２導電型
のソース・ドレイン領域を形成するとともに、基板バイ
アスをとるための第１導電型の高不純物′ａ度の基板バ
イアス用拡散領域を形成する第３工程とからなるＭＯＳ
Ｉ〜ランジスタの製造方法をその要旨とするものであ
る。
［作用］
第１の発明は、ドレイン領域の近傍に半導体層よりも高
不純物濃度の拡散層が形成され、その拡散層を介して基
板バイアスがとられる。
不純物濃度の拡散層が形成され、その拡散層を介して基
板バイアスがとられる。
第２の発明は、第１工程にてウェハ直接接合法により絶
縁層上に第１導電型の半導体層が形成され、第２工程に
より半導体層上にゲート酸化膜が形成された後、当該ゲ
ート酸化膜上のゲート形成領域にゲート電極材料が配置
されるとともにドレイン形成領域の縁部にゲート電極材
料が配置される。そして、第３工程によりゲート電極材
料をマスクとして第２導電型のソース・ドレイン領域が
形成されるとともに、基板バイアスをとるための第１導
電型の高不純物濃度の基板バイアス用拡散領域が形成さ
れる。その結果、第１の発明のＭＯＳ１〜ランジスタが
製造される。
縁層上に第１導電型の半導体層が形成され、第２工程に
より半導体層上にゲート酸化膜が形成された後、当該ゲ
ート酸化膜上のゲート形成領域にゲート電極材料が配置
されるとともにドレイン形成領域の縁部にゲート電極材
料が配置される。そして、第３工程によりゲート電極材
料をマスクとして第２導電型のソース・ドレイン領域が
形成されるとともに、基板バイアスをとるための第１導
電型の高不純物濃度の基板バイアス用拡散領域が形成さ
れる。その結果、第１の発明のＭＯＳ１〜ランジスタが
製造される。
［実施例コ
以下、この発明を具体化した一実施例を図面に従って説
明する。
明する。
第１図は本実施例のＭＯＳトランジスタの平面図であり
、第２図は第１図のＡ−Δ断面図である。
、第２図は第１図のＡ−Δ断面図である。
又、第３図〜第１１図にはその製造工程を示す。
まず、第３図に示すように、所定の厚みを有するＮ−型
の単結晶シリコン基板１の表面を鏡面研磨する。一方、
第４図に示すように、Ｎ型の単結晶シリコン基板２の表
面を鏡面研磨するとともに、その表面に絶縁膜としての
熱酸化膜３を形成する。
の単結晶シリコン基板１の表面を鏡面研磨する。一方、
第４図に示すように、Ｎ型の単結晶シリコン基板２の表
面を鏡面研磨するとともに、その表面に絶縁膜としての
熱酸化膜３を形成する。
そして、第５図に示すように、シリコン基板１の鏡面と
シリコン基板２の鏡面とを貼り合わせ、その後、１２０
０℃、Ｎ２雰囲気下で１時間の熱処理を行なう。ざらに
、シリコン基板１の表面を研磨していき、シリコン基板
１の厚みを１〜６μｍにする。その結果、ウェハ直接接
合法により熱酸化膜３上に半導体層（シリコン基板１）
が配置される。
シリコン基板２の鏡面とを貼り合わせ、その後、１２０
０℃、Ｎ２雰囲気下で１時間の熱処理を行なう。ざらに
、シリコン基板１の表面を研磨していき、シリコン基板
１の厚みを１〜６μｍにする。その結果、ウェハ直接接
合法により熱酸化膜３上に半導体層（シリコン基板１）
が配置される。
次に、第６図に示すように、シリコン基板１を所定の形
状にし、さらに、シリコン基板１の表面に熱酸化膜４を
形成する。そして、ボロンをシリコン基板１に打込むと
ともに熱処理（１１７０℃。
状にし、さらに、シリコン基板１の表面に熱酸化膜４を
形成する。そして、ボロンをシリコン基板１に打込むと
ともに熱処理（１１７０℃。
Ｎ２雰囲気下、５時間）し、シリコン基板１をＰ型にす
る。
る。
引続き、第７図に示すように、シリコン基板１゜２上の
全面にゲート電極材料となるポリシリコン膜５を配置す
る。さらに、第８図及び第１図に示すように、不要な領
域のポリシリコン膜５を除去して環状にする。即ち、ゲ
ート形成領域にポリシリコン膜５ａを配置するとともに
ドレイン形成領域の縁部に基板バイアスをとるためにポ
リシリコン膜５ｂを配置する。さらに、ポリシリコン膜
５の表面に熱酸化膜６を形成する。
全面にゲート電極材料となるポリシリコン膜５を配置す
る。さらに、第８図及び第１図に示すように、不要な領
域のポリシリコン膜５を除去して環状にする。即ち、ゲ
ート形成領域にポリシリコン膜５ａを配置するとともに
ドレイン形成領域の縁部に基板バイアスをとるためにポ
リシリコン膜５ｂを配置する。さらに、ポリシリコン膜
５の表面に熱酸化膜６を形成する。
そして、第９図に示すようにシリコン基板１゜２上での
ソース・ドレイン形成領域を除きレジストアを配置し、
Ｐ（リン）をイオン注入する。ざらに、レジスト７を除
去した後、第１０図に示すように、シリコン基板１，２
上でのソース・ドレイン形成領域にレジスト８を配置し
、ボロンをイオン注入する。その後、第１１図に示すよ
うに、熱処理（１０００℃、３０分）し、ソース領域９
、ドレイン領域１０及び基板バイアスをとるためのＰ＋
拡散領域１１が形成される。
ソース・ドレイン形成領域を除きレジストアを配置し、
Ｐ（リン）をイオン注入する。ざらに、レジスト７を除
去した後、第１０図に示すように、シリコン基板１，２
上でのソース・ドレイン形成領域にレジスト８を配置し
、ボロンをイオン注入する。その後、第１１図に示すよ
うに、熱処理（１０００℃、３０分）し、ソース領域９
、ドレイン領域１０及び基板バイアスをとるためのＰ＋
拡散領域１１が形成される。
そして、第２図に示すように、コンタクトホール１２を
介してアースされたソース・基板バイアス用電極材１３
を配置するとともに、コンタクトホール１４を介して正
電圧が印加されるドレイン電極材１５を配置する。又、
ゲート電極となるポリシリコン１Ｂａ５ａには正電圧が
印加されるようになっている。
介してアースされたソース・基板バイアス用電極材１３
を配置するとともに、コンタクトホール１４を介して正
電圧が印加されるドレイン電極材１５を配置する。又、
ゲート電極となるポリシリコン１Ｂａ５ａには正電圧が
印加されるようになっている。
このように製造されたＭＯＳトランジスタは、ソース・
ドレイン領域９，１０の底面部が熱酸化膜３に達してお
らず、トレイン領域１０とシリコン基板１でのＰＮ接合
の接合面接が広く能動層に正孔が発生しやすく、キンク
現象の原因となる。
ドレイン領域９，１０の底面部が熱酸化膜３に達してお
らず、トレイン領域１０とシリコン基板１でのＰＮ接合
の接合面接が広く能動層に正孔が発生しやすく、キンク
現象の原因となる。
又、ドレイン領域４０とシリコン基板１のＰＮ接合部に
発生した正孔は、シリコン基板１を移動してＰ＋拡散領
域１１に到達することによって消滅するが、シリコン基
板１の抵抗が大きいと正孔は移動しにくく、シリコン基
板１に蓄積されヤすくキンク発生につながりやすい。そ
こで、ドレイン領域１０に接するようにＰ＋拡散領域１
１を形成すると、ＭＯＳトランジスタのドレイン耐圧の
低下につながってしまう。
発生した正孔は、シリコン基板１を移動してＰ＋拡散領
域１１に到達することによって消滅するが、シリコン基
板１の抵抗が大きいと正孔は移動しにくく、シリコン基
板１に蓄積されヤすくキンク発生につながりやすい。そ
こで、ドレイン領域１０に接するようにＰ＋拡散領域１
１を形成すると、ＭＯＳトランジスタのドレイン耐圧の
低下につながってしまう。
そのため、ゲート電極材料のポリシリコン膜５を用いて
、セルファラインでソース・ドレイン−領域９，１０を
形成するとともに、セルファラインでドレイン領域１０
の周囲全域においてドレイン領域１０の近傍にＰ＋拡散
領域１１を形成することにより、ドレイン耐圧の低下を
防止するとともに正孔発生地点〜Ｐ・拡散領域１１まで
の抵抗を極力低くしている。
、セルファラインでソース・ドレイン−領域９，１０を
形成するとともに、セルファラインでドレイン領域１０
の周囲全域においてドレイン領域１０の近傍にＰ＋拡散
領域１１を形成することにより、ドレイン耐圧の低下を
防止するとともに正孔発生地点〜Ｐ・拡散領域１１まで
の抵抗を極力低くしている。
このように本実施例では、ウェハ直接接合法にて形成さ
れた熱酸化膜３（絶縁層）上の半導体層に設けられたＭ
ＯＳトランジスタにおいて、ドレイン領域１０の近傍に
シリコン基板１（能動層）よりも高不純物濃度のＰ＋拡
散領域１１を形成し、そのＰ＋拡散領域１１を介して基
板バイアスをとるようにした。その結果、特開昭６０−
２４１２６６号公報に示されている装置においては、半
導体層（能動Ｂ）はＳＩＭＯＸにより形成され半導体層
（能動層）を薄くできるもののよりよい結晶が得られず
、又、イオン打込み量が多くコストアップを招いていた
が、本実施例では、ＳＩＭＯＸによらずウェハ直接接合
法を使用しているのでよい結晶の半導体ツ（能動層）が
得られ、又、コストダウンを図ることができる。ざらに
、ドレイン領域１０の近傍に基板バイアスをとるための
Ｐ・拡散領域１１を形成したので、ドレイン耐圧の低下
を防止するとともに正孔発生地点〜Ｐ＋拡散領域１１ま
での抵抗を極力低くしてキンク現象を抑制することがで
きる。
れた熱酸化膜３（絶縁層）上の半導体層に設けられたＭ
ＯＳトランジスタにおいて、ドレイン領域１０の近傍に
シリコン基板１（能動層）よりも高不純物濃度のＰ＋拡
散領域１１を形成し、そのＰ＋拡散領域１１を介して基
板バイアスをとるようにした。その結果、特開昭６０−
２４１２６６号公報に示されている装置においては、半
導体層（能動Ｂ）はＳＩＭＯＸにより形成され半導体層
（能動層）を薄くできるもののよりよい結晶が得られず
、又、イオン打込み量が多くコストアップを招いていた
が、本実施例では、ＳＩＭＯＸによらずウェハ直接接合
法を使用しているのでよい結晶の半導体ツ（能動層）が
得られ、又、コストダウンを図ることができる。ざらに
、ドレイン領域１０の近傍に基板バイアスをとるための
Ｐ・拡散領域１１を形成したので、ドレイン耐圧の低下
を防止するとともに正孔発生地点〜Ｐ＋拡散領域１１ま
での抵抗を極力低くしてキンク現象を抑制することがで
きる。
さらに、その製造は、ウェハ直接接合法により熱酸化１
１１３（絶縁層）上に第１導電型（Ｐ型）の半導体層を
形成しく第１工程）、半導体層上に熱酸化膜４（ゲート
酸化膜）を形成した後、この熱酸化膜４上のゲート形成
領域にポリシリコン膜５ａ（ゲート電極材料）を配置す
るとともにドレイン形成領域の縁部にポリシリコン膜５
ｂ（ゲート電極材料）を配置しく第２工程）、ポリシリ
コン膜５ａ、５ｂをマスクとしてＮ型のソース・ド！ノ
。
１１３（絶縁層）上に第１導電型（Ｐ型）の半導体層を
形成しく第１工程）、半導体層上に熱酸化膜４（ゲート
酸化膜）を形成した後、この熱酸化膜４上のゲート形成
領域にポリシリコン膜５ａ（ゲート電極材料）を配置す
るとともにドレイン形成領域の縁部にポリシリコン膜５
ｂ（ゲート電極材料）を配置しく第２工程）、ポリシリ
コン膜５ａ、５ｂをマスクとしてＮ型のソース・ド！ノ
。
イン領域９，１０を形成するとともに、基板バイアスを
とるためのＰ型の高不純物濃度のＰ＋拡散領域１１（基
板バイアス用拡散領域）を形成した（第３の工程）。そ
の結果、セルファラインにてトレイン領域１０の近傍に
基板バイアスをとるためのＰ＋拡散領域１１を極めて容
易に配置することができる。
とるためのＰ型の高不純物濃度のＰ＋拡散領域１１（基
板バイアス用拡散領域）を形成した（第３の工程）。そ
の結果、セルファラインにてトレイン領域１０の近傍に
基板バイアスをとるためのＰ＋拡散領域１１を極めて容
易に配置することができる。
尚、この発明は上記実施例に限定されるものではなく、
例えば、第１２図及び第１３図（第１２図のＢ−８断面
）に示すように、ドレイン領域１０を完全にＰ＋拡散領
域１１で囲まなくてもよい、。
例えば、第１２図及び第１３図（第１２図のＢ−８断面
）に示すように、ドレイン領域１０を完全にＰ＋拡散領
域１１で囲まなくてもよい、。
又、ＮチャネルＭＯＳトランジスタの他にも、Ｐチャネ
ルＭＯＳトランジスタに具体化してもよい。
ルＭＯＳトランジスタに具体化してもよい。
さらに、ポリシリコンゲートＭＯＳトランジスタの他に
もシリサイドゲートＭＯＳトランジスタに具体化し、シ
リサイドゲート電極材料を用いてドレイン領域１０の近
傍に半導体層よりも高不純物８度の拡散層を形成して基
板バイアスをとるようにしてもよい。
もシリサイドゲートＭＯＳトランジスタに具体化し、シ
リサイドゲート電極材料を用いてドレイン領域１０の近
傍に半導体層よりも高不純物８度の拡散層を形成して基
板バイアスをとるようにしてもよい。
［発明の効果］
以上詳述したようにこの発明によれば、安価で、かつ、
よい結晶の半導体層が得られるとともにキンク現象を抑
制することができる優れた効果を発揮する。
よい結晶の半導体層が得られるとともにキンク現象を抑
制することができる優れた効果を発揮する。
第１図は実施例のＭＯＳトランジスタの平面図、第２図
は第１図のＡ−Ａ断面図、第３図は製造工程を説明する
ための断面図、第４図は製造工程を説明するための断面
図、第５図は製造工程を説明するための断面図、第６図
は製造工程を説明するための断面図、第７図は製造工程
を説明するための断面図、第８図は製造工程を説明する
ための断面図、第９図は製造工程を説明するための断面
図、第１０図は製造工程を説明するための断面図、第１
１図は製造工程を説明するための断面図、第１２図は別
例のＭＯＳトランジスタの平面図、第１３図は第１２図
のＢ−Ｂ断面図である。 ３は絶縁層としての熱酸化膜、４はゲート酸化膜として
の熱酸化膜、５ａはゲート電極材料としてのポリシリコ
ン膜、５ｂはゲート電極材料としてのポリシリコン膜、
９はンース領域、１０はドレイン領域、１１は基板バイ
アス用拡散領域としてのＰ＋拡散領域。
は第１図のＡ−Ａ断面図、第３図は製造工程を説明する
ための断面図、第４図は製造工程を説明するための断面
図、第５図は製造工程を説明するための断面図、第６図
は製造工程を説明するための断面図、第７図は製造工程
を説明するための断面図、第８図は製造工程を説明する
ための断面図、第９図は製造工程を説明するための断面
図、第１０図は製造工程を説明するための断面図、第１
１図は製造工程を説明するための断面図、第１２図は別
例のＭＯＳトランジスタの平面図、第１３図は第１２図
のＢ−Ｂ断面図である。 ３は絶縁層としての熱酸化膜、４はゲート酸化膜として
の熱酸化膜、５ａはゲート電極材料としてのポリシリコ
ン膜、５ｂはゲート電極材料としてのポリシリコン膜、
９はンース領域、１０はドレイン領域、１１は基板バイ
アス用拡散領域としてのＰ＋拡散領域。
Claims (1)
- 【特許請求の範囲】 １、ウェハ直接接合法にて形成された絶縁層上の半導体
層に設けられたＭＯＳトランジスタにおいて、 ドレイン領域の近傍に前記半導体層よりも高不純物濃度
の拡散層を形成し、その拡散層を介して基板バイアスを
とるようにしたＭＯＳトランジスタ。 ２、ウェハ直接接合法により絶縁層上に第１導電型の半
導体層を形成する第１工程と、 前記半導体層上にゲート酸化膜を形成した後、当該ゲー
ト酸化膜上のゲート形成領域にゲート電極材料を配置す
るとともにドレイン形成領域の縁部にゲート電極材料を
配置する第２工程と、前記ゲート電極材料をマスクとし
て第２導電型のソース・ドレイン領域を形成するととも
に、基板バイアスをとるための第１導電型の高不純物濃
度の基板バイアス用拡散領域を形成する第３工程と からなるＭＯＳトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1216783A JPH0379035A (ja) | 1989-08-22 | 1989-08-22 | Ｍｏｓトランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1216783A JPH0379035A (ja) | 1989-08-22 | 1989-08-22 | Ｍｏｓトランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0379035A true JPH0379035A (ja) | 1991-04-04 |
Family
ID=16693822
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1216783A Pending JPH0379035A (ja) | 1989-08-22 | 1989-08-22 | Ｍｏｓトランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0379035A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000012864A (ja) * | 1998-06-22 | 2000-01-14 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| JP2000332250A (ja) * | 1999-05-18 | 2000-11-30 | Sony Corp | 半導体装置およびその製造方法 |
| US6560511B1 (en) | 1999-04-30 | 2003-05-06 | Sony Corporation | Electronic pet system, network system, robot, and storage medium |
| JP2003518775A (ja) * | 1999-12-28 | 2003-06-10 | ハネウェル・インコーポレーテッド | Ｓｏｉ／ｓｏｓの応用のためのｌ及びｕゲートデバイス |
| US7217192B2 (en) | 1997-10-28 | 2007-05-15 | Snk Playmore Corporation | Game machine and game system |
| JP2007158371A (ja) * | 2007-02-02 | 2007-06-21 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| JP2010278454A (ja) * | 1998-09-04 | 2010-12-09 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
-
1989
- 1989-08-22 JP JP1216783A patent/JPH0379035A/ja active Pending
Cited By (8)
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| JP2007158371A (ja) * | 2007-02-02 | 2007-06-21 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
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