JPH04180238A - Ｄｍｏｓ型半導体装置の製造方法 - Google Patents
Ｄｍｏｓ型半導体装置の製造方法Info
- Publication number
- JPH04180238A JPH04180238A JP2309228A JP30922890A JPH04180238A JP H04180238 A JPH04180238 A JP H04180238A JP 2309228 A JP2309228 A JP 2309228A JP 30922890 A JP30922890 A JP 30922890A JP H04180238 A JPH04180238 A JP H04180238A
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- Japan
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- region
- oxide film
- type impurity
- conductivity type
- mask
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/393—Body regions of DMOS transistors or IGBTs
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は個別素子であるパワーＭＯ３ＦＥＴや集積回路
装置であるパワーＩＣなどに用いられるＤＭＯ３型半導
体装置の製造方法に関するものである。
装置であるパワーＩＣなどに用いられるＤＭＯ３型半導
体装置の製造方法に関するものである。
（従来の技術）
第３図（Ｃ）にパワーＭＯ５ＦＥＴの主要部を示し、第
４図にその拡散領域の平面図を示す。
４図にその拡散領域の平面図を示す。
Ｎ０シリコン基板２上にＮ−エピタキシャル層４が形成
されており、エピタキシャル層４の表面にはゲート酸化
膜７を介して多結晶シリコンゲート電極８が形成されて
いる。ゲート電極８で囲まれた領域には二重拡散法によ
りＰ型不純物拡散領域のＰボディ（Ｐウェル）６と、Ｐ
ボディ６内のＮ０領域（ソース）１２が形成され、Ｎ＋
領域１２に囲まれてＰ０コンタクト領域１８が形成され
ている。
されており、エピタキシャル層４の表面にはゲート酸化
膜７を介して多結晶シリコンゲート電極８が形成されて
いる。ゲート電極８で囲まれた領域には二重拡散法によ
りＰ型不純物拡散領域のＰボディ（Ｐウェル）６と、Ｐ
ボディ６内のＮ０領域（ソース）１２が形成され、Ｎ＋
領域１２に囲まれてＰ０コンタクト領域１８が形成され
ている。
Ｎ０領域１２がソース端子Ｓに接続され、コンタクト領
域１８もソース端子Ｓに接続され、ゲート電極８はゲー
ト端子Ｇに接続される。基板２がドレイン端子りに接続
され、ゲート電極Ｇに電圧が印加されることにより、Ｐ
ボディ６がチャネル領域となってソース領域１２とドレ
イン２．４との間に電流が流れる。
域１８もソース端子Ｓに接続され、ゲート電極８はゲー
ト端子Ｇに接続される。基板２がドレイン端子りに接続
され、ゲート電極Ｇに電圧が印加されることにより、Ｐ
ボディ６がチャネル領域となってソース領域１２とドレ
イン２．４との間に電流が流れる。
このＤＭＯ８型半導体装置を製造する方法を第３図によ
り説明する。
り説明する。
（Ａ）ゲート酸化膜７上にゲート電極８を形成し、そ、
れをマスクとしてボロンなどのＰ型不純物を導入してＰ
ボディ６を形成する。
れをマスクとしてボロンなどのＰ型不純物を導入してＰ
ボディ６を形成する。
写真製版によりレジストパターン１ｏを形成し、ゲート
電極８とレジストパターン１０をマスクとしてＰボディ
６内にリンを注入する。１２ａはリン注入領域である。
電極８とレジストパターン１０をマスクとしてＰボディ
６内にリンを注入する。１２ａはリン注入領域である。
（Ｂ）レジスト１０を除去した後、再び写真製版により
Ｐボディ６のコンタクト領域を形成するためのレジスト
パターン２０を形成し、そのレジストパターン′２．０
をマスクとしてボロンを注入する。
Ｐボディ６のコンタクト領域を形成するためのレジスト
パターン２０を形成し、そのレジストパターン′２．０
をマスクとしてボロンを注入する。
１８ａはボロン注入領域を表わしている。
（Ｃ）熱処理を行なって、注入された不純物のドライブ
を行ない、所望の接合を形成する。
を行ない、所望の接合を形成する。
その後、眉間絶縁膜を形成し、コンタクトホールを形成
し、メタル配線を形成し、パッシベーション膜を形成す
る。
し、メタル配線を形成し、パッシベーション膜を形成す
る。
（発明が解決しようとする課題）
パワーＭＯ３ＦＥＴやパワーＩＣなどで用いられるＤＭ
ＯＳトランジスタでは、大電流化を図ったり、チップの
縮小を図るためにはＤＭＯＳセル面積を小さくする必要
がある。
ＯＳトランジスタでは、大電流化を図ったり、チップの
縮小を図るためにはＤＭＯＳセル面積を小さくする必要
がある。
一方、Ｐボディのコンタクト領域１８の面積は特性上重
要な因子であり、一定の面積を精度よく確保する必要が
ある。すなわち、ＤＭＯ３ｈランジスタではドレイン４
とソース領域１２の間に寄生ＮＰＮトランジスタが存在
し、Ｐ０コンタクト領域１８の面積はその寄生ＮＰＮ
トランジスタのエミッターベース間の抵抗に関与し、過
渡特性ｄ Ｖｄｓ／ ｄ ｔの制限や、耐圧Ｂ Ｖｄｓ
（＝ Ｂ Ｖｃｅｘ）を決めてしまうからである。
要な因子であり、一定の面積を精度よく確保する必要が
ある。すなわち、ＤＭＯ３ｈランジスタではドレイン４
とソース領域１２の間に寄生ＮＰＮトランジスタが存在
し、Ｐ０コンタクト領域１８の面積はその寄生ＮＰＮ
トランジスタのエミッターベース間の抵抗に関与し、過
渡特性ｄ Ｖｄｓ／ ｄ ｔの制限や、耐圧Ｂ Ｖｄｓ
（＝ Ｂ Ｖｃｅｘ）を決めてしまうからである。
従来の製造方法では、ソース領域１２とコンタクト領域
１８をそれぞれマスクアライメントで決めているため、
マスクアライメント精度を見込む必要があり、その分Ｄ
ＭＯＳセル面積が太きくなってしまう欠点がある。アラ
イメント精度は約１〜２μｍ程度である。
１８をそれぞれマスクアライメントで決めているため、
マスクアライメント精度を見込む必要があり、その分Ｄ
ＭＯＳセル面積が太きくなってしまう欠点がある。アラ
イメント精度は約１〜２μｍ程度である。
本発明はＤＭＯ８）−ランジスタを製造するに当たり、
セル面積を小さくすることのできる製造方法を提供する
ことを目的とするものである。
セル面積を小さくすることのできる製造方法を提供する
ことを目的とするものである。
（！１題を解決するための手段）
本発明は、次の工程（Ａ）から（Ｄ）を含んでいる。（
Ａ）ゲート酸化膜上に形成された多結晶シリコンゲート
をマスクとして第１導電型不純物を導入する工程、（Ｂ
）前記多結晶シリコンゲートとレジストパターンをマス
クとして前記第１導電型不純物拡散領域内に第２導電型
不純物を高濃度に導入する工程、（Ｃ）前記第２導電型
不純物導入領域上には厚い酸化膜を形成し、前記第１不
純物導入領域上にはそれよりも薄い酸化膜を形成する工
程、（Ｄ）前記厚い酸化膜を通過せず、前記薄い酸化膜
を通過するエネルギーで第１導電型不純物を注入する工
程。
Ａ）ゲート酸化膜上に形成された多結晶シリコンゲート
をマスクとして第１導電型不純物を導入する工程、（Ｂ
）前記多結晶シリコンゲートとレジストパターンをマス
クとして前記第１導電型不純物拡散領域内に第２導電型
不純物を高濃度に導入する工程、（Ｃ）前記第２導電型
不純物導入領域上には厚い酸化膜を形成し、前記第１不
純物導入領域上にはそれよりも薄い酸化膜を形成する工
程、（Ｄ）前記厚い酸化膜を通過せず、前記薄い酸化膜
を通過するエネルギーで第１導電型不純物を注入する工
程。
（作用）
ソース領域を形成するために第２導電型不純物を高濃度
に導入した後、酸化を施すと、その高濃度に不純物が導
入されたソース領域上には増速酸化により厚い酸化膜が
形成され、後でコンタクト領域を形成する領域上にはそ
れよりも薄い酸化膜が形成される。ソース領域上の厚い
酸化膜をマスクとしてコンタクト用の不純物導入を行な
うと。
に導入した後、酸化を施すと、その高濃度に不純物が導
入されたソース領域上には増速酸化により厚い酸化膜が
形成され、後でコンタクト領域を形成する領域上にはそ
れよりも薄い酸化膜が形成される。ソース領域上の厚い
酸化膜をマスクとしてコンタクト用の不純物導入を行な
うと。
ソース領域とコンタクト領域が自己整合的に形成される
。
。
（実施例）
第１図は一実施例を工程順に表わしたものである。
−２ （Ａ）第３図（Ａ）、と同じ工程によりソース領域のた
めのリン注入によるＮ型不純物注入まで行なう。すなわ
ち、Ｎ′″基板２上にＮ−エピタキシャル層４を形成し
、エピタキシャル層４の表面にゲート−生膜７を形成し
た後、多結晶シリコン膜を形成し、多結晶シリコン膜に
リンを導入して抵抗を下げた後、写真製版とエツチング
によりパターン化を施して多結晶シリコンゲート電極８
を形成する。ゲート電極８をマスクとしてボロンなどの
Ｐ型不純物をイオン注入し、Ｐボディ６を形成する６Ｐ
ボデイ６内にソース領域を形成するために、写真製版に
よりレジストパターン１０を形成し、ゲート電極８とレ
ジストパターン１０をマスクとしてリンを注入する。注
入量はＩ Ｘ １０１５／ ｃ ｍ２程度である。１２
ａはリン注入領域を表わしている。
−２ （Ａ）第３図（Ａ）、と同じ工程によりソース領域のた
めのリン注入によるＮ型不純物注入まで行なう。すなわ
ち、Ｎ′″基板２上にＮ−エピタキシャル層４を形成し
、エピタキシャル層４の表面にゲート−生膜７を形成し
た後、多結晶シリコン膜を形成し、多結晶シリコン膜に
リンを導入して抵抗を下げた後、写真製版とエツチング
によりパターン化を施して多結晶シリコンゲート電極８
を形成する。ゲート電極８をマスクとしてボロンなどの
Ｐ型不純物をイオン注入し、Ｐボディ６を形成する６Ｐ
ボデイ６内にソース領域を形成するために、写真製版に
よりレジストパターン１０を形成し、ゲート電極８とレ
ジストパターン１０をマスクとしてリンを注入する。注
入量はＩ Ｘ １０１５／ ｃ ｍ２程度である。１２
ａはリン注入領域を表わしている。
（Ｂ）レジスト１０を除去した後、酸化を行なう。
この酸化工程では、ソース用のリン注入領域１２ａ上と
ゲート電極８には不純物が高濃度に導入されているので
増速酸化が起こり、厚い酸化膜が形成される。一方、Ｐ
ボディ６上にはそれよりも薄い酸化膜１６が形成される
。この酸化工程は２例えばリン注入領域１２ａ上とゲー
ト電極８上には１０００〜１５００人のＳｉＯ□膜１４
膜形４され、Ｐボディ６上には２５０人程度の５ｉｎ２
膜が形成されるような条件に設定する。
ゲート電極８には不純物が高濃度に導入されているので
増速酸化が起こり、厚い酸化膜が形成される。一方、Ｐ
ボディ６上にはそれよりも薄い酸化膜１６が形成される
。この酸化工程は２例えばリン注入領域１２ａ上とゲー
ト電極８上には１０００〜１５００人のＳｉＯ□膜１４
膜形４され、Ｐボディ６上には２５０人程度の５ｉｎ２
膜が形成されるような条件に設定する。
その後、ボロン注入を行なうが、この注入エネルギーは
ボロンイオンが厚い酸化膜１４を通過せず５薄い酸化膜
１６を通過するようなエネルギーに設定する。これによ
り、Ｐボディ６のうちＮ０領域１２で囲まれた内側領域
のみにボロンが注入される。１８ａはボロン注入領域を
表わしている。
ボロンイオンが厚い酸化膜１４を通過せず５薄い酸化膜
１６を通過するようなエネルギーに設定する。これによ
り、Ｐボディ６のうちＮ０領域１２で囲まれた内側領域
のみにボロンが注入される。１８ａはボロン注入領域を
表わしている。
（Ｃ）熱処理を施して注入された不純物のドライブを行
ない、不純物導入領域間に接合を形成する。
ない、不純物導入領域間に接合を形成する。
その後、層間絶縁膜を形成し、コンタクトホールを形成
し、メタル配線を形成し、パッシベーション膜を形成す
る。
し、メタル配線を形成し、パッシベーション膜を形成す
る。
第２図は第１図（Ｃ）の不純物拡散領域の平面図を表わ
している。
している。
第２図と第４図を比較すると、第４図のコンタクト領域
１８及びソース領域１２が第２図のものと同じ面積を確
保するためには、第４図ではそれぞれの領域をマスクア
ライメント誤差ｄ（＝１〜２μｍ程度）の分だけ大きく
設定しなければならず、従って第２図ではａ ’ ＝
ａ −ｄ 、 ｂ ’ ＝ ｂ −ｄと設定することが
でき、アライメント誤差ｄの分だけセルサイズを縮小す
ることができる。
１８及びソース領域１２が第２図のものと同じ面積を確
保するためには、第４図ではそれぞれの領域をマスクア
ライメント誤差ｄ（＝１〜２μｍ程度）の分だけ大きく
設定しなければならず、従って第２図ではａ ’ ＝
ａ −ｄ 、 ｂ ’ ＝ ｂ −ｄと設定することが
でき、アライメント誤差ｄの分だけセルサイズを縮小す
ることができる。
実施例は本発明を個別半導体装置であるパワーＭＯ８Ｆ
ＥＴに適用されたものを例にしているが。
ＥＴに適用されたものを例にしているが。
パワーＩＣに適用することもできる。パワーＩＣではド
レインがゲート電極やソース領域と同じ平面内に設けら
れ、トレイン領域４の表面にコンタクト領域が形成され
てドレイン端子に接続される。
レインがゲート電極やソース領域と同じ平面内に設けら
れ、トレイン領域４の表面にコンタクト領域が形成され
てドレイン端子に接続される。
（発明の効果）
本発明のＤＭＯＳトランジスタでは、ソース領域の不純
物導入を行なった後、増速酸化を利用してソース領域上
に厚い酸化膜を形成し、その厚い酸化膜をマスクとして
ボディのコンタクト領域のための不純物注入を行なうよ
うにしたので、ソース領域とボディコンタクト領域が自
己整合的に形成され、従来のようにマスクアライメント
誤差を見込む必要がなくなるので、その分だけＤＭＯＳ
セルサイズを小さくすることができる。
物導入を行なった後、増速酸化を利用してソース領域上
に厚い酸化膜を形成し、その厚い酸化膜をマスクとして
ボディのコンタクト領域のための不純物注入を行なうよ
うにしたので、ソース領域とボディコンタクト領域が自
己整合的に形成され、従来のようにマスクアライメント
誤差を見込む必要がなくなるので、その分だけＤＭＯＳ
セルサイズを小さくすることができる。
第１図（Ａ）から（Ｃ）は一実施例の工程断面図、第２
図は第１図（Ｃ）の拡散領域を示す平面図、第３図（Ａ
）から（Ｃ）は従来のＤＭＯＳトランジスタの製造方法
の工程断面図、第４図は第３図（Ｃ）の拡散領域の平面
図である。 ２・・・・・・Ｎ０シリコン基板、４・・・・・・Ｎ−
エピタキシャル層、６・・・・・・Ｐボディ、７・・・
・・・ゲート酸化膜。 ８・・・・・・ゲート電極、１２・・・・・・ソース領
域、１４・・・・・・厚い酸化膜、１６・・・・・・薄
い酸化膜、１８・・・・・・ボディコンタクト領域。
図は第１図（Ｃ）の拡散領域を示す平面図、第３図（Ａ
）から（Ｃ）は従来のＤＭＯＳトランジスタの製造方法
の工程断面図、第４図は第３図（Ｃ）の拡散領域の平面
図である。 ２・・・・・・Ｎ０シリコン基板、４・・・・・・Ｎ−
エピタキシャル層、６・・・・・・Ｐボディ、７・・・
・・・ゲート酸化膜。 ８・・・・・・ゲート電極、１２・・・・・・ソース領
域、１４・・・・・・厚い酸化膜、１６・・・・・・薄
い酸化膜、１８・・・・・・ボディコンタクト領域。
Claims (1)
- （１）次の工程（Ａ）から（Ｄ）を含むＤＭＯＳ型半導
体装置の製造方法。 （Ａ）ゲート酸化膜上に形成された多結晶シリコンゲー
トをマスクとして第１導電型不純物を導入する工程、 （Ｂ）前記多結晶シリコンゲートとレジストパターンを
マスクとして前記第１導電型不純物拡散領域内に第２導
電型不純物を高濃度に導入する工程、（Ｃ）前記第２導
電型不純物導入領域上には厚い酸化膜を形成し、前記第
１不純物導入領域上にはそれよりも薄い酸化膜を形成す
る工程、 （Ｄ）前記厚い酸化膜を通過せず、前記薄い酸化膜を通
過するエネルギーで第１導電型不純物を注入する工程。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02309228A JP3105237B2 (ja) | 1990-11-14 | 1990-11-14 | Ｄｍｏｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02309228A JP3105237B2 (ja) | 1990-11-14 | 1990-11-14 | Ｄｍｏｓ型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04180238A true JPH04180238A (ja) | 1992-06-26 |
| JP3105237B2 JP3105237B2 (ja) | 2000-10-30 |
Family
ID=17990478
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02309228A Expired - Fee Related JP3105237B2 (ja) | 1990-11-14 | 1990-11-14 | Ｄｍｏｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3105237B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0769811A1 (en) * | 1995-10-19 | 1997-04-23 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe | Method of fabricating self aligned DMOS devices |
| JP2002094062A (ja) * | 2000-07-12 | 2002-03-29 | Denso Corp | 半導体装置の製造方法 |
| US6451645B1 (en) | 2000-07-12 | 2002-09-17 | Denso Corp | Method for manufacturing semiconductor device with power semiconductor element and diode |
-
1990
- 1990-11-14 JP JP02309228A patent/JP3105237B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0769811A1 (en) * | 1995-10-19 | 1997-04-23 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe | Method of fabricating self aligned DMOS devices |
| JP2002094062A (ja) * | 2000-07-12 | 2002-03-29 | Denso Corp | 半導体装置の製造方法 |
| US6451645B1 (en) | 2000-07-12 | 2002-09-17 | Denso Corp | Method for manufacturing semiconductor device with power semiconductor element and diode |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3105237B2 (ja) | 2000-10-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |