JPH04180652A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH04180652A JPH04180652A JP2310395A JP31039590A JPH04180652A JP H04180652 A JPH04180652 A JP H04180652A JP 2310395 A JP2310395 A JP 2310395A JP 31039590 A JP31039590 A JP 31039590A JP H04180652 A JPH04180652 A JP H04180652A
- Authority
- JP
- Japan
- Prior art keywords
- interlayer insulating
- insulating film
- wiring
- film
- via hole
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P70/00—Cleaning of wafers, substrates or parts of devices
- H10P70/20—Cleaning during device manufacture
- H10P70/23—Cleaning during device manufacture during, before or after processing of insulating materials
- H10P70/234—Cleaning during device manufacture during, before or after processing of insulating materials the processing being the formation of vias or contact holes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P95/00—Generic processes or apparatus for manufacture or treatments not covered by the other groups of this subclass
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/071—Manufacture or treatment of dielectric parts thereof
- H10W20/081—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/071—Manufacture or treatment of dielectric parts thereof
- H10W20/081—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts
- H10W20/082—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts the openings being tapered via holes
Landscapes
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
この発明は、半導体装置の製造方法に関するものである
。ことに、半導体基板上にメタル配線を２層以上の多層
に設けるため、下層メタル配線上に設けた層間絶縁膜に
、メタル配線に悪影響を与えない良好なビア・ホールを
形成する方法に関するものである。
。ことに、半導体基板上にメタル配線を２層以上の多層
に設けるため、下層メタル配線上に設けた層間絶縁膜に
、メタル配線に悪影響を与えない良好なビア・ホールを
形成する方法に関するものである。
（ロ）従来の技術
従来、半導体基板上に、多層メタル配線を形成するに必
要なビア・ホールは、例えばＳＦ、ガスを用いる反応性
イオンエツチング法のエツチングで形成されている。そ
の際、下層のメタル配線（第１配線）の材料としてアル
ミニウムやアルミニウム合金が用いられていると、これ
らのアルミニウムやアルミニウム合金がイオンエツチン
グで反跳してビア・ホール内に堆積物（例えば、ＡＩＦ
、、Ａｌ＊Ｏａ）が形成される。これら堆積物は、絶縁
性であるため１２配線を行うに当たって、導通不良の原
因となる。これら堆積物は、フッ化水素酸水溶液を用い
る、いわゆるウェットエツチング法で除去されていた。
要なビア・ホールは、例えばＳＦ、ガスを用いる反応性
イオンエツチング法のエツチングで形成されている。そ
の際、下層のメタル配線（第１配線）の材料としてアル
ミニウムやアルミニウム合金が用いられていると、これ
らのアルミニウムやアルミニウム合金がイオンエツチン
グで反跳してビア・ホール内に堆積物（例えば、ＡＩＦ
、、Ａｌ＊Ｏａ）が形成される。これら堆積物は、絶縁
性であるため１２配線を行うに当たって、導通不良の原
因となる。これら堆積物は、フッ化水素酸水溶液を用い
る、いわゆるウェットエツチング法で除去されていた。
（ハ）発明が解決しようとする課題
しかし、このようなウェットエツチング法では、堆積物
の近傍における層間絶縁膜が必要以上に除去されること
が多い。これはフッ化水素酸水溶液か、堆積物と層間絶
縁膜との界面に浸透し難いため、必然的に近傍部を必要
以上に多く除去せざるを得ないからである。第３図はそ
の除去した状態を示している。この第３図は後述する本
実施例の第２図との比較をするときに詳述する。
の近傍における層間絶縁膜が必要以上に除去されること
が多い。これはフッ化水素酸水溶液か、堆積物と層間絶
縁膜との界面に浸透し難いため、必然的に近傍部を必要
以上に多く除去せざるを得ないからである。第３図はそ
の除去した状態を示している。この第３図は後述する本
実施例の第２図との比較をするときに詳述する。
（ニ）課題を解決するための手段および作用この発明に
よれば、半導体基板における下層のアルミニウム又はア
ルミニウム合金の配線上に、層間絶縁膜を被覆し、その
層間絶縁膜上にレジストパターンを介して反応性イオン
エツチング法でビア・ホールを形成し、次いでビア・ホ
ール内に残存する上記エツチング法で生成した堆積物と
その近傍の層間絶縁膜を、水蒸気の存在下又は非存在下
で、フッ化水素と窒素ガスで除去することか゛らなる半
導体装置の製造方法が提供される。
よれば、半導体基板における下層のアルミニウム又はア
ルミニウム合金の配線上に、層間絶縁膜を被覆し、その
層間絶縁膜上にレジストパターンを介して反応性イオン
エツチング法でビア・ホールを形成し、次いでビア・ホ
ール内に残存する上記エツチング法で生成した堆積物と
その近傍の層間絶縁膜を、水蒸気の存在下又は非存在下
で、フッ化水素と窒素ガスで除去することか゛らなる半
導体装置の製造方法が提供される。
この発明の製造方法に適用される半導体基板は、不純物
が注入された／されないシリコン単結晶基板やその他公
知の単結晶基板が挙げられる。
が注入された／されないシリコン単結晶基板やその他公
知の単結晶基板が挙げられる。
この発明における配線として最低２層配線を形成する多
層構造が用いられ、３層以上に配線を形成する場合にも
本発明が適用される。
層構造が用いられ、３層以上に配線を形成する場合にも
本発明が適用される。
この発明のアルミニウム合金の配線におけるアルミニウ
ム合金には、例えばノリコンが１％含まれる。これ以外
に配線として通常使用されているアルミニウム合金であ
ればよい。
ム合金には、例えばノリコンが１％含まれる。これ以外
に配線として通常使用されているアルミニウム合金であ
ればよい。
この発明における層間絶縁膜としては、例えば、プラズ
マＣＶＤ法により形成されるＳ’ｉ０＊ｌＥか挙げられ
る。特にその材質、厚みの限定はないが、例えばＳｔｏ
ｗ膜では、その厚みｄとして０．５〜１．５１が好まし
く、Ｌ、Ｏｕｍがより好ましい。また、リン（Ｐ）を不
純物として含み、例えばＣＶＤ法で形成されるＳｉｎ、
膜、いわゆるＰＳＧ膜や、ボロン（Ｂ）およびリン（Ｐ
）の２つを不純物として含み、例えばＣＶＤ法で形成さ
れるＳｉｎ。
マＣＶＤ法により形成されるＳ’ｉ０＊ｌＥか挙げられ
る。特にその材質、厚みの限定はないが、例えばＳｔｏ
ｗ膜では、その厚みｄとして０．５〜１．５１が好まし
く、Ｌ、Ｏｕｍがより好ましい。また、リン（Ｐ）を不
純物として含み、例えばＣＶＤ法で形成されるＳｉｎ、
膜、いわゆるＰＳＧ膜や、ボロン（Ｂ）およびリン（Ｐ
）の２つを不純物として含み、例えばＣＶＤ法で形成さ
れるＳｉｎ。
膜、いわゆるＢＰＳＧ膜など、不純物を含む５ｔＯ８膜
等もこの発明の層間絶ｌｌｌ膜として用いられる。
等もこの発明の層間絶ｌｌｌ膜として用いられる。
そして、ビア・ホール形成に当たっては、所定のパター
ンを有するレノスト膜（レジストパターン）を用いて、
反応性イオンエツチング（Ｒｅａｃｔｉ−ｖｅ Ｉｏｎ
Ｅｔｅｈｉｎｇ：ＲＩＥ）法で行われる。上記レノス
トパターンは、層間絶縁膜のビア・ホールの形成を意図
する領域以外の領域をＲＩＥに対してマスクするための
ものであって、層間絶縁膜上に、公知の方法によって形
成することができる。そして、このレジストパターンを
マスクとして層間絶縁膜に、ＲＩＥ法によってテーパの
ほとんどない垂直な内壁を有し、例えば開口径Ｋが０
、８ｕｍの微細なビア・ホール３を形成する［第４図参
照コ。
ンを有するレノスト膜（レジストパターン）を用いて、
反応性イオンエツチング（Ｒｅａｃｔｉ−ｖｅ Ｉｏｎ
Ｅｔｅｈｉｎｇ：ＲＩＥ）法で行われる。上記レノス
トパターンは、層間絶縁膜のビア・ホールの形成を意図
する領域以外の領域をＲＩＥに対してマスクするための
ものであって、層間絶縁膜上に、公知の方法によって形
成することができる。そして、このレジストパターンを
マスクとして層間絶縁膜に、ＲＩＥ法によってテーパの
ほとんどない垂直な内壁を有し、例えば開口径Ｋが０
、８ｕｍの微細なビア・ホール３を形成する［第４図参
照コ。
この反応性イオンエツチング法に用いられる反応性イオ
ンは、通常ＳＦ６ガスが多用されたり、ＣＦ、ガスおよ
びＨｌの混合ガスが多用される。しかしフッ素ＣＦ）を
含む混合ガスならこれらに限定されない。
ンは、通常ＳＦ６ガスが多用されたり、ＣＦ、ガスおよ
びＨｌの混合ガスが多用される。しかしフッ素ＣＦ）を
含む混合ガスならこれらに限定されない。
ＳＦ、ガスを用いたエツチングの条件（ガス量、温度）
は、公知の条件を適用することができる。
は、公知の条件を適用することができる。
例えば、ＳＦ、ガスのガス流量は１Ｏ−１〜１０−１リ
ットル／分が好ましく、エツチング温度は２０〜２５℃
が好ましい。
ットル／分が好ましく、エツチング温度は２０〜２５℃
が好ましい。
このＲＩＥ法は、多層配線を構成する下層配線と上層配
線とを電気的に接続するビア・ホールを層間絶縁膜に形
成するためのものであって、ビア・ホール底部に層間絶
縁膜が残存しなくなるまで層間絶縁膜をエツチングし、
下層配線を露出させて行われる。この下層配線の露出は
、下層配線の表面のエツチングを一部伴って行われる。
線とを電気的に接続するビア・ホールを層間絶縁膜に形
成するためのものであって、ビア・ホール底部に層間絶
縁膜が残存しなくなるまで層間絶縁膜をエツチングし、
下層配線を露出させて行われる。この下層配線の露出は
、下層配線の表面のエツチングを一部伴って行われる。
この下層配線表面のエツチングは、エツチングガスのイ
オン化物（Ｆ−等のハロゲン系イオン）と下層配線を構
成するＡＩとが反応したＡ Ｉ Ｆ ３などのアルミニ
ウムハロゲン化物や、さらにはＡ Ｉ ｔｏ、のアルミ
ニウム酸化物を生成させビア・ホール内に堆積物として
付着する。
オン化物（Ｆ−等のハロゲン系イオン）と下層配線を構
成するＡＩとが反応したＡ Ｉ Ｆ ３などのアルミニ
ウムハロゲン化物や、さらにはＡ Ｉ ｔｏ、のアルミ
ニウム酸化物を生成させビア・ホール内に堆積物として
付着する。
このようにしてビア・ホールか実質的に形成される。し
かし、このエツチング法によって上述したように下層の
アルミニウム又はアルミニウム合金からの反跳で、ビア
・ホール内に堆積物が形成される。
かし、このエツチング法によって上述したように下層の
アルミニウム又はアルミニウム合金からの反跳で、ビア
・ホール内に堆積物が形成される。
この発明では、その堆積物を含め堆積物近傍の層間絶縁
膜が最小限の範囲で除去される。
膜が最小限の範囲で除去される。
そのためには、レジストパターンを除去するか又は除去
する前にこの半導体基板をフッ化水素（蒸気）を含む混
合ガス雰囲気下に配置して、フッ化水素を用いた、いわ
ゆる蒸気ＨＦエツチングによってビア・ホールに付着し
た堆積物とその近傍の層間絶縁膜とを除去する。
する前にこの半導体基板をフッ化水素（蒸気）を含む混
合ガス雰囲気下に配置して、フッ化水素を用いた、いわ
ゆる蒸気ＨＦエツチングによってビア・ホールに付着し
た堆積物とその近傍の層間絶縁膜とを除去する。
上記蒸気ＨＦエツチングで使用される混合ガスは、ビア
・ホール内に付着した堆積物を含め堆積物近傍の層間絶
縁膜を最小限の範囲で除去するためのものであって、水
蒸気の存在下又は非存在下で、フッ化水素と窒素ガスの
混合ガスを用いるのが好ましい。
・ホール内に付着した堆積物を含め堆積物近傍の層間絶
縁膜を最小限の範囲で除去するためのものであって、水
蒸気の存在下又は非存在下で、フッ化水素と窒素ガスの
混合ガスを用いるのが好ましい。
水蒸気、フッ化水素および窒素ガスからなる混合ガスの
場合、その濃度は、窒素ガスに対するフッ化水素の占め
る割合を重量％で表わすと通常、０．１〜２０重量％、
好ましくは１．０〜５０重量％である。また、窒素ガス
に対する水蒸気のそれは、０．０１−１重量％が好まし
い。
場合、その濃度は、窒素ガスに対するフッ化水素の占め
る割合を重量％で表わすと通常、０．１〜２０重量％、
好ましくは１．０〜５０重量％である。また、窒素ガス
に対する水蒸気のそれは、０．０１−１重量％が好まし
い。
一方、フッ化水素および窒素ガスからなる混合ガスでは
、窒素ガスに対するフッ化水素の占有率は、重量％で０
，１〜２０重量％が好ましく、１．０〜５．０重量％が
好ましい。
、窒素ガスに対するフッ化水素の占有率は、重量％で０
，１〜２０重量％が好ましく、１．０〜５．０重量％が
好ましい。
混合ガスによる堆積物を含むその近傍の層間絶縁膜の除
去は、混合ガスの濃度によって除去時間を適宜選択する
ことができるが、例えば、０１重量％のＨｚＯ（水蒸気
）、１．０重１％のＨＰを用いた混合ガスの場合は５〜
２０秒間が好ましい。また、１．０重量％のＨＰを用い
たフッ化水素および窒素ガスの混合ガスの場合も５〜２
０秒間が好ましい。ただし、上記２つの混合ガスとも除
去時間が６０秒間を超えると、ビア・ホール底部に落出
している下層の配線に不要な侵食部を発生させるので好
ましくなく、２秒間未満では堆積物をえぐり取ることが
できないので好ましくない。
去は、混合ガスの濃度によって除去時間を適宜選択する
ことができるが、例えば、０１重量％のＨｚＯ（水蒸気
）、１．０重１％のＨＰを用いた混合ガスの場合は５〜
２０秒間が好ましい。また、１．０重量％のＨＰを用い
たフッ化水素および窒素ガスの混合ガスの場合も５〜２
０秒間が好ましい。ただし、上記２つの混合ガスとも除
去時間が６０秒間を超えると、ビア・ホール底部に落出
している下層の配線に不要な侵食部を発生させるので好
ましくなく、２秒間未満では堆積物をえぐり取ることが
できないので好ましくない。
また、この除去は、レジストパターンを除去する前に行
ってもよいが、予めレジストパターンを除去した後に行
うのが好ましい。
ってもよいが、予めレジストパターンを除去した後に行
うのが好ましい。
この発明では、上記２つの混合ガスがそれぞれ堆積物と
層間絶縁膜との界面に浸透し易くなり、堆積物の近傍に
おける層間絶縁膜を従来よりはるかに少量でエツチング
しながら堆積物を除去できるようになった（層間絶縁膜
の除去される具体的な厚みは後程述べる）。この際、ビ
ア・ホール底部の下層の配線上に生成している堆積物は
、ビア・ホール側壁の堆積物がその近傍の層間絶縁膜と
ともに除去されることでビア・ホール底部からえぐり取
られるようにして下層の配線から離散する。
層間絶縁膜との界面に浸透し易くなり、堆積物の近傍に
おける層間絶縁膜を従来よりはるかに少量でエツチング
しながら堆積物を除去できるようになった（層間絶縁膜
の除去される具体的な厚みは後程述べる）。この際、ビ
ア・ホール底部の下層の配線上に生成している堆積物は
、ビア・ホール側壁の堆積物がその近傍の層間絶縁膜と
ともに除去されることでビア・ホール底部からえぐり取
られるようにして下層の配線から離散する。
このようにしてビア・ホール内に、除去された少量の層
間絶縁膜を含む全堆積物が、いわば残骸となって残存し
、この残存物を所定の方法（例えば、超音波洗浄法）を
用いて吸引除去する。これにより堆積物のないビア・ホ
ールが形成され、その後の上層配線形成時において導通
不良を誘発するのを防止できる。また、ビア・ホール内
に堆積物が生成することによるビア・ホール抵抗の増大
を防止できる。
間絶縁膜を含む全堆積物が、いわば残骸となって残存し
、この残存物を所定の方法（例えば、超音波洗浄法）を
用いて吸引除去する。これにより堆積物のないビア・ホ
ールが形成され、その後の上層配線形成時において導通
不良を誘発するのを防止できる。また、ビア・ホール内
に堆積物が生成することによるビア・ホール抵抗の増大
を防止できる。
例えば、第４図に示すようにＡｔ−５ｉの下層配線ｌの
所定位置にテーパのほとんどない垂直な内壁を有して形
成された開口径Ｋが０，８μ■のビア・ホール３におい
て、堆積物４の最大の厚みＤを０１μ醜とし、また、５
ｉｎｓ膜２の厚みｄ４−１．ｏｇｍとする。水蒸気、フ
ッ化水素、窒素の混合ガスを用いた場合、除去後は、第
２図に示すように、５ｉＯ８膜２の膜厚ｄの減少分Δｄ
は０．０５ｕｍとなる。
所定位置にテーパのほとんどない垂直な内壁を有して形
成された開口径Ｋが０，８μ■のビア・ホール３におい
て、堆積物４の最大の厚みＤを０１μ醜とし、また、５
ｉｎｓ膜２の厚みｄ４−１．ｏｇｍとする。水蒸気、フ
ッ化水素、窒素の混合ガスを用いた場合、除去後は、第
２図に示すように、５ｉＯ８膜２の膜厚ｄの減少分Δｄ
は０．０５ｕｍとなる。
また、ビア・ホール３は上部開口径に１下部開口径Ｋｔ
（Ｋｔ＜Ｋｔ）を有する順テーパ形状となり、開口径に
の増加分は上部開口径に、では０．１μｍ（＝Δに、）
、下部開口径に、では０．０５μ＋ｓ （＝ΔＫ ｔ
）であった。これは従来ではＳｆＯ，膜の膜厚ｄの減少
分が０．１８〜０．２２μｍで、開口径にの増加分が上
部開口径では０．３６〜０．４４μｍ１下部開口径で０
．１８〜０．２２μｍであったのと較べるとＳ１０．膜
２が必要以上に除去されていないのがよく分かる。
（Ｋｔ＜Ｋｔ）を有する順テーパ形状となり、開口径に
の増加分は上部開口径に、では０．１μｍ（＝Δに、）
、下部開口径に、では０．０５μ＋ｓ （＝ΔＫ ｔ
）であった。これは従来ではＳｆＯ，膜の膜厚ｄの減少
分が０．１８〜０．２２μｍで、開口径にの増加分が上
部開口径では０．３６〜０．４４μｍ１下部開口径で０
．１８〜０．２２μｍであったのと較べるとＳ１０．膜
２が必要以上に除去されていないのがよく分かる。
この発明においては、必要に応じてレジストパターンを
除去し、この上にＡｌ膜又はＡ１合金膜を形成しビア・
ホールで下層のＡ１又はＡ１合金配線層と接続された上
層のＡＩ又はＡ１合金配線層を形成して、多層配線を作
製する。
除去し、この上にＡｌ膜又はＡ１合金膜を形成しビア・
ホールで下層のＡ１又はＡ１合金配線層と接続された上
層のＡＩ又はＡ１合金配線層を形成して、多層配線を作
製する。
（ホ）実施例
この発明の実施例を図面を用いて説明する。
実施例１
第１図（ａ）に示すように、シリコン基板ｌｌ上に下層
配線としての第１のＡＩ合金配線層ｌを形成し、この上
に層間絶縁膜としてのＳｉＯ＊執２を積層し、更にこの
上に２層配線の上層配線と下層配線Ｉとを電気的に接続
するビア・ホールの形成を意図する領域Ｒ以外のＳｔｏ
ｗ膜２を被覆（マスク）するレジスト膜（レジストパタ
ーン）２を形成する。
配線としての第１のＡＩ合金配線層ｌを形成し、この上
に層間絶縁膜としてのＳｉＯ＊執２を積層し、更にこの
上に２層配線の上層配線と下層配線Ｉとを電気的に接続
するビア・ホールの形成を意図する領域Ｒ以外のＳｔｏ
ｗ膜２を被覆（マスク）するレジスト膜（レジストパタ
ーン）２を形成する。
次に、第１図（ｂ）に示すように、エツチング用ガスと
してＣＦ４とＨｌの混合ガス又はＳＦ、ガスを用いたり
アクティブイオンエツチング法によってレジスト膜１２
をマスクとしてＳ ｉ Ｏ、＊ ２をエツチングして開
口し、テーパのほとんどない垂直な内壁を有するビア・
ホール３が実質的に形成される。
してＣＦ４とＨｌの混合ガス又はＳＦ、ガスを用いたり
アクティブイオンエツチング法によってレジスト膜１２
をマスクとしてＳ ｉ Ｏ、＊ ２をエツチングして開
口し、テーパのほとんどない垂直な内壁を有するビア・
ホール３が実質的に形成される。
このとき、ビア・ホール３における第１のＡ１合金配線
層１の表面が一部エッチングされ主としてＡｔとエツチ
ングガスとの反応物と考えられる堆積物４がビア・ホー
ル内に付着する。
層１の表面が一部エッチングされ主としてＡｔとエツチ
ングガスとの反応物と考えられる堆積物４がビア・ホー
ル内に付着する。
次に、第１図（ｃ）に示すように、レジスト膜１２を除
去する。
去する。
次に、第１図（ｄ）に示すように、この基板１１を水蒸
気とフッ化水素を窒素ガスで希釈してなる混合ガスで満
たしたチャンバー内に１０秒間配置して堆積物５との界
面１３［第４図参照］の近傍のＳｉＯ瀧膜を除去する。
気とフッ化水素を窒素ガスで希釈してなる混合ガスで満
たしたチャンバー内に１０秒間配置して堆積物５との界
面１３［第４図参照］の近傍のＳｉＯ瀧膜を除去する。
この際、上記混合ガスは、例えば、まず、３リットル／
分のＮ、ガスを水槽内に導入して水蒸気を発生させ、さ
らに発生した水蒸気に５０ｃｃのフッ化水素とＮ、ガス
を混合してなり、これをチャンバー内に導入する。
分のＮ、ガスを水槽内に導入して水蒸気を発生させ、さ
らに発生した水蒸気に５０ｃｃのフッ化水素とＮ、ガス
を混合してなり、これをチャンバー内に導入する。
次に、第１図（ｅ）に示すように、ビア・ホール３を含
むシリコン基板１１上の全面にＡ１合金膜５を積層して
第２のＡ１合金配線層６を形成し、ビア・ホールにおい
て箪ｌと第２のＡ１合金配線層のコンタクトを形成し、
２層配線を製造する。
むシリコン基板１１上の全面にＡ１合金膜５を積層して
第２のＡ１合金配線層６を形成し、ビア・ホールにおい
て箪ｌと第２のＡ１合金配線層のコンタクトを形成し、
２層配線を製造する。
このように本実施例では、堆積物４の除去後は、第２図
に示すようなビア・ホールになり、表１に示すような結
果になった。
に示すようなビア・ホールになり、表１に示すような結
果になった。
なお、表２は、従来例を用いて第４図に示したものと同
一のビア・ホールを使った場合の結果であり、第３図に
その状態を示す。Ｓｔｏｗ膜２が、高さについて云えば
、０．２μｍ除去されており、開口径Ｋが０．８μ−の
コンタクトホール３に比して上部、下部開口部も含め相
当大きな量の５ｉｆｔ膜２が除去されたこととなる。
一のビア・ホールを使った場合の結果であり、第３図に
その状態を示す。Ｓｔｏｗ膜２が、高さについて云えば
、０．２μｍ除去されており、開口径Ｋが０．８μ−の
コンタクトホール３に比して上部、下部開口部も含め相
当大きな量の５ｉｆｔ膜２が除去されたこととなる。
実施ＰＪ２
混合ガスをフッ化水素と窒素ガスの混合ガスとし、処理
時間を１０秒間とし、この他は実施例１と同様にして２
層配線を製造する。
時間を１０秒間とし、この他は実施例１と同様にして２
層配線を製造する。
この際、上記混合ガスは、例えば、２Ｑ／分のＮ、ガス
をフッ化水素酸水溶液に導入し、気化させ、ざらにｉ／
分のＮ、ガスで希釈してなる。そして、この混合ガスは
２５℃のチャンバー内へ導入される。
をフッ化水素酸水溶液に導入し、気化させ、ざらにｉ／
分のＮ、ガスで希釈してなる。そして、この混合ガスは
２５℃のチャンバー内へ導入される。
この実施例の場合でも第２図に示すようなビア・ホール
３になり、表３のごとくになり、除去効率は従来より向
上している。
３になり、表３のごとくになり、除去効率は従来より向
上している。
以上のように上記第１、第２′ｉ＆施例によれば、アル
ミニウム合金の２層配線プロセスにおいて、ビア・ホー
ル形成時にビア・ホール内に生成する堆積物の除去を、
従来のフッ化水素酸によるウェットエツチングよりも、
ビア・ホールにおける層間絶縁膜と堆積物の界面への浸
透が良好なフッ化水素の混合ガスを用いて行ったので、
除去効率を向上できる効果がある。
ミニウム合金の２層配線プロセスにおいて、ビア・ホー
ル形成時にビア・ホール内に生成する堆積物の除去を、
従来のフッ化水素酸によるウェットエツチングよりも、
ビア・ホールにおける層間絶縁膜と堆積物の界面への浸
透が良好なフッ化水素の混合ガスを用いて行ったので、
除去効率を向上できる効果がある。
（へ）発明の効果
この発明によれば、多層配線のビア・ホールのりアクテ
ィブイオンエツチングによる不要な堆積物及びその近傍
の層間絶縁膜を除去することに際して、堆積物とともに
除去される層間絶縁膜を最小限の範囲で除去することが
できるヶまた、下層と上層のＡＩ又はＡ１合金配線層の
コンタクト部の断線を防止でき、電気特性の低下のない
多層配線の製造方法を提供することができる。
ィブイオンエツチングによる不要な堆積物及びその近傍
の層間絶縁膜を除去することに際して、堆積物とともに
除去される層間絶縁膜を最小限の範囲で除去することが
できるヶまた、下層と上層のＡＩ又はＡ１合金配線層の
コンタクト部の断線を防止でき、電気特性の低下のない
多層配線の製造方法を提供することができる。
第１図はこの発明の第１実施例を説明するための製造工
程説明図、第２図はこの発明の第１、第２の実施例、を
説明するための構成説明図、第３図は従来例を示す構成
説明図、第４図はこの発明を適用する前の状態を説明す
るための構成説明図である。 １・・・・・・Ａｌ−５ｉ膜（下層配線）、２・・・・
・・Ｓｔｏｗ膜（層間絶縁膜）、３・・・・・・ビア・
ホール、 ４・・・・・・Ａ Ｉ Ｆ ３． Ａ １ ＊Ｏｓの堆
積物、１１・・・・・シリコン基板。 ｌ１２図 １１３図 １４図 （Ｋ２＝に◆Δに２．に２くに１）
程説明図、第２図はこの発明の第１、第２の実施例、を
説明するための構成説明図、第３図は従来例を示す構成
説明図、第４図はこの発明を適用する前の状態を説明す
るための構成説明図である。 １・・・・・・Ａｌ−５ｉ膜（下層配線）、２・・・・
・・Ｓｔｏｗ膜（層間絶縁膜）、３・・・・・・ビア・
ホール、 ４・・・・・・Ａ Ｉ Ｆ ３． Ａ １ ＊Ｏｓの堆
積物、１１・・・・・シリコン基板。 ｌ１２図 １１３図 １４図 （Ｋ２＝に◆Δに２．に２くに１）
Claims (1)
- １、半導体基板における下層のアルミニウム又はアルミ
ニウム合金の配線上に、層間絶縁膜を被覆し、その層間
絶縁膜上にレジストパターンを介して反応性イオンエッ
チング法でビア・ホールを形成し、次いでビア・ホール
内に残存する上記エッチング法で生成した堆積物とその
近傍の層間絶縁膜を、水蒸気の存在下又は非存在下で、
フッ化水素と窒素ガスで除去することからなる半導体装
置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2310395A JP2697952B2 (ja) | 1990-11-15 | 1990-11-15 | 半導体装置の製造方法 |
| US07/772,869 US5200361A (en) | 1990-11-15 | 1991-10-08 | Process for preparing a semiconductor device using hydrogen fluoride and nitrogen to remove deposits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2310395A JP2697952B2 (ja) | 1990-11-15 | 1990-11-15 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04180652A true JPH04180652A (ja) | 1992-06-26 |
| JP2697952B2 JP2697952B2 (ja) | 1998-01-19 |
Family
ID=18004748
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2310395A Expired - Fee Related JP2697952B2 (ja) | 1990-11-15 | 1990-11-15 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5200361A (ja) |
| JP (1) | JP2697952B2 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5348619A (en) * | 1992-09-03 | 1994-09-20 | Texas Instruments Incorporated | Metal selective polymer removal |
| US5468340A (en) * | 1992-10-09 | 1995-11-21 | Gupta; Subhash | Highly selective high aspect ratio oxide etch method and products made by the process |
| JPH08153710A (ja) * | 1994-11-30 | 1996-06-11 | Toshiba Corp | 半導体装置の製造方法 |
| US5641382A (en) * | 1996-02-02 | 1997-06-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method to remove residue of metal etch |
| WO1999026277A1 (en) | 1997-11-17 | 1999-05-27 | Mattson Technology, Inc. | Systems and methods for plasma enhanced processing of semiconductor wafers |
| US6103633A (en) * | 1997-11-24 | 2000-08-15 | Taiwan Semiconductor Manufacturing Company | Method for cleaning metal precipitates in semiconductor processes |
| US6174817B1 (en) * | 1998-08-26 | 2001-01-16 | Texas Instruments Incorporated | Two step oxide removal for memory cells |
| JP3330554B2 (ja) * | 1999-01-27 | 2002-09-30 | 松下電器産業株式会社 | エッチング方法 |
| US20050022839A1 (en) * | 1999-10-20 | 2005-02-03 | Savas Stephen E. | Systems and methods for photoresist strip and residue treatment in integrated circuit manufacturing |
| US6805139B1 (en) | 1999-10-20 | 2004-10-19 | Mattson Technology, Inc. | Systems and methods for photoresist strip and residue treatment in integrated circuit manufacturing |
| US6667244B1 (en) | 2000-03-24 | 2003-12-23 | Gerald M. Cox | Method for etching sidewall polymer and other residues from the surface of semiconductor devices |
| US8101025B2 (en) * | 2003-05-27 | 2012-01-24 | Applied Materials, Inc. | Method for controlling corrosion of a substrate |
| US20070186953A1 (en) * | 2004-07-12 | 2007-08-16 | Savas Stephen E | Systems and Methods for Photoresist Strip and Residue Treatment in Integrated Circuit Manufacturing |
| US20060223332A1 (en) * | 2005-03-30 | 2006-10-05 | Hynix Semiconductor Inc. | Method of manufacturing semiconductor device |
| US8071486B2 (en) * | 2005-07-18 | 2011-12-06 | Teledyne Dalsa Semiconductor Inc. | Method for removing residues formed during the manufacture of MEMS devices |
| JP7237785B2 (ja) | 2019-09-20 | 2023-03-13 | 株式会社東芝 | 半導体装置の製造方法 |
| KR102323579B1 (ko) * | 2020-12-18 | 2021-11-09 | 피에스케이 주식회사 | 기판 처리 방법 및 기판 처리 장치 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5831561A (ja) * | 1981-08-19 | 1983-02-24 | Nec Corp | 半導体装置の製造方法 |
| JPH0231419A (ja) * | 1988-07-20 | 1990-02-01 | Hashimoto Kasei Kogyo Kk | ドライエッチング装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4605479A (en) * | 1985-06-24 | 1986-08-12 | Rca Corporation | In-situ cleaned ohmic contacts |
| US4857142A (en) * | 1988-09-22 | 1989-08-15 | Fsi International, Inc. | Method and apparatus for controlling simultaneous etching of front and back sides of wafers |
-
1990
- 1990-11-15 JP JP2310395A patent/JP2697952B2/ja not_active Expired - Fee Related
-
1991
- 1991-10-08 US US07/772,869 patent/US5200361A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5831561A (ja) * | 1981-08-19 | 1983-02-24 | Nec Corp | 半導体装置の製造方法 |
| JPH0231419A (ja) * | 1988-07-20 | 1990-02-01 | Hashimoto Kasei Kogyo Kk | ドライエッチング装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5200361A (en) | 1993-04-06 |
| JP2697952B2 (ja) | 1998-01-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH04180652A (ja) | 半導体装置の製造方法 | |
| US5387556A (en) | Etching aluminum and its alloys using HC1, C1-containing etchant and N.sub.2 | |
| JP5134363B2 (ja) | プラズマ加工システムによる基板エッチング法 | |
| US5658425A (en) | Method of etching contact openings with reduced removal rate of underlying electrically conductive titanium silicide layer | |
| JPH0682759B2 (ja) | 導電性スタツドの形成方法 | |
| JP2003518738A (ja) | シリコンの金属マスクエッチング方法 | |
| JPH10178014A (ja) | 半導体装置の製造方法 | |
| JPH08293487A (ja) | エッチング方法 | |
| JPH1027804A (ja) | 半導体装置及びその製造方法 | |
| JP3570098B2 (ja) | ドライエッチング方法 | |
| KR100289655B1 (ko) | 반도체소자의금속배선형성방법 | |
| JP3371170B2 (ja) | 半導体装置の製造方法 | |
| JP2001284327A (ja) | ドライエッチング方法、半導体装置の製造方法及び半導体装置 | |
| JPH0689883A (ja) | 接続孔の形成方法 | |
| JPH08186120A (ja) | 半導体装置の製造方法 | |
| JPH07201826A (ja) | ドライエッチング方法 | |
| JPS62154628A (ja) | ドライエツチング方法 | |
| JPH06283460A (ja) | 半導体装置のドライエッチング方法 | |
| JPH07273120A (ja) | 半導体基板の処理方法 | |
| JPH05121378A (ja) | 半導体装置の製造方法 | |
| JP2001358145A (ja) | 配線と配線形成方法及び半導体装置 | |
| JPH05182937A (ja) | ドライエッチング方法 | |
| JP2001015494A (ja) | 半導体装置の製造方法およびエッチング方法 | |
| JPH05326515A (ja) | 半導体装置の製造方法 | |
| KR19990045274A (ko) | 반도체 장치의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080919 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |