JPH04181815A - デジタル／アナログ変換電界効果デバイス - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、一般にデジタル／アナログ（Ｄ／Ａ）変換器
に関し、さらに詳しくは１つの電界効果デバイスしか用
いないＤ／Ａ変換器に関する。

（従来技術および解決すべき課題） 今日のエレクトロニクス分野では、デジタル符号（コー
ド）に応答してアナログ信号を出力することを必要とす
る事例が多い。そのようなアナログ信号は、例えば、デ
ジタル符号が表す大きさを有する。具体的には、デジタ
ル符号、例えば数値００１、に応答して、特定の大きさ
のアナログ信号が必要とされる。さらに、アナログ信号
の大きさは、デジタル数値が例えば０１０．０１１．１
１１と増加するにつれて連続的に増加する必要がある。

ガリウムヒ素半導体材料を用いるモノリシック・マイク
ロ波集積回路（）ｌｏｎｏｌｉｔｈｉｃ　ＨｉＣｒＯ−
ｗａｖｅ　Ｉｎｔｅｇｒａｔｅｄ　Ｃ１ｒｃｕｉｔ：Ｈ
ＨＩＣ）用途では、そのようなり／Ａ変換回路が必要と
される。Ｄ／Ａ変換器回路は、通信システム、衛星、コ
ンピュータ、制御システム等の多数の分野で利用されて
いる。

従来のＤ／Ａ変換器回路は、個別回路構成あるいは集積
回路構成の複数の能動デバイスおよびまたは受動デバイ
スから構成される場合か多い。従って、そのような変換
器は、用途によって高価すぎて製造できなかったり、ス
ペースをとりすぎたり、不良率がきわめて高くなる傾向
があった。また、複雑な従来のＤ／Ａ変換器回路は動作
速度か遅すぎて要件を満たさない傾向かあった。

従って、本発明の目的は、高速動作か可能なり／Ａ変換
器を提供することである。

本発明の他の目的は、単一デバイスであるＤ／Ａ変換器
回路を提供することである。

（課題を解決するための手段） 本発明の実施例は、一連のビットから成るデジタル入力
符号を表す大きさを有するアナログ出力信号を与えるの
に適した電界効果デバイスに関する。このデバイスは、
入力電極と出力電極との間に配置された複数のゲート電
極を有する。ゲート電極は異なるゲート幅を有する。各
電極の幅は、特定の論理状態、例えば論理「１」のデジ
タル信号がゲート電極に印加されるとそれに応答して出
力電極に与えるアナログ信号の一部の大きさに対応する
。特定の時間において、ソース電極とドレイン電極との
間に導通される全電流の大きさは、デバイスの関連部分
を導電状態にする特定の論理状態のデジタル信号を受取
るゲートの幅の和に対応する。

電界効果デバイスは、数値を表す最下位ビットから最上
位ビットまでの複数のビットから成るデジタル符号を受
取る回路に用いることができる。

最下位ビットを受取るゲートの幅が最小で、その他のゲ
ートの幅は最小ゲート幅の倍数でおるため、すべてのゲ
ートを調整することにより特定論理状態のデジタル信号
に応答して所定レベルの電流をソース電極とドレイン電
極との間に流すことができるようになる。

（実施例） 第１図は、ガリウムヒ素等の半導体材料で製造可能なデ
ジタル／アナログ変換電界効果トランジスタ（ＤＡＣＦ
ＥＴ）の上面構造を示す。ＤＡＣＦＥＴＩＯは、デジタ
ル符号化数値で良いデジタル入力信号をそれに対応する
アナログ出力信号に変換する。例えば、このアナログ信
号は、デジタル符号化数値のビットによって表されるレ
ベルに比例する大きさを有する電圧でも良いしあるいは
電流でも良い。デバイス１０は、金属半導体ＦＥＴ　（
ＭＥＳＦＥＴ）　、金属酸化物半導体「Ｅ丁（ＭＯＳＦ
ＥＴ＞　、接合ＦＥＴ　（ＪＦＥＴ）およびまたは金属
絶縁体ＦＥＴ　（ＭＩＳＦＥＴ）など既知の電界効果技
術を用いて製造できる。

具体的には、第１図は３ビットＤ／Ａ変換ＭＥＳＦＥ丁
デバイス１０の上部接触および半導体表面の配置を示す
。デバイス１０は、アナログ電流が流れる半導体材料１
５への非整流オーム接触を有する。ゲート電極１６．．
１８．２０のショットキ整流接触が実質的に共通軸１３
に沿って半導体材料１５に設けられる。接触１２の下に
ある半導体材料はソース領域となり、また接触１４の下
におる半導体材料はドレイン領域となる。

参照番号１６，１８．２０によって示されるゲート金属
化層の下にある半導体材料は、ゲート領域となる。特定
の瞬間において、これらのゲート構造体のそれぞれは、
印加情報がデジタル「１」あるいはデジタルｒＯＪのい
ずれかに応答する。

幅Ｗ１のゲート１６は情報の最下位ビットに応答し、ま
た幅Ｗ２のゲート１８は次最下位ビットに応答する。幅
Ｗ３のゲート２０は最上位ビットに応答する。ソース１
２およびドレイン１４とともにデバイス１０を軸１３に
沿っていずれかの方向に伸ばすことにより、高ビツト変
換が所望される場合、ソース１２とドレイン１４との間
により幅の広いゲートの追加を図ることができる。

一般に、ゲート電極１６．１８．２０は、スイッチング
期間を除き、２レベルのうち１つでバイアスされる。例
えば、一つのデジタル状態に対応する入力レベルまたは
特定の論理状態では、入力が印加されるゲートの下に最
大電流を流すことかできる。この状態を１′Ａン状態」
という。他方のデジタル状態に対応するもう一方のバイ
アスレベルでは、ゲートの下に電流を流すことができな
い。

この状態を「オフ状態」という。ある瞬間にあける全デ
バイス電流は、すべての「オン」ゲートによりソース１
２とトレイン１４との間に流れる電流の和である。

第１図のバイアス回路１７が、正電源導体１１とソース
接触１２との間に接続される。負荷１９が、トレイン接
触１４から負電源導体２１へのバイアス帰還路を与える
。デジタル供給源２２が、変換すべき入力並列ビット符
号を出力端子２３゜２４．２５に供給し、出力端子２３
，２４．２５はそれぞれゲート２０，１６．１８に接続
される。

第２図は、第１図のデバイス１０の線２６に沿った断面
図を示す。第２図に示されるように、ｎチャネル領１ｉ
！Ｊ、２７が半絶縁基板２Ｂに設けられる。

通常の動作では、小バイアス電圧が第１図のバイアス回
路１７および負荷１９によりソース１２とドレイン１４
との間に印加される。このバイアス電圧により、電流が
デバイス１０の電極１２と電極１４との間に流れ、ゼロ
電圧ゲート信号となり、この信号が論理「１」に対応す
る。例えば、ゲート２０がゼロ・バイアス状態の場合、
ゲート電極２０の下に浅い空乏領域２９が形成され、ゲ
ート電極２０の下のｎチャネル領域３０が導電状態とな
る。ソース電極１２とドレイン電極′１４との間に電圧
が印加されると、電流がトレイン電極とソース電極との
間の半導体１５に流れる。故に、デバイス１０は通常「
オン」状態すなわち導電状態となる。特定のヒツト・ゲ
ート電極の下を流れる電流の大きさは、ｎチャネル２７
の電流密度、非空乏チャネルの大きさ３０およびゲート
の幅に比例する。

論理ｒＯＪに対応する逆ゲート・バイアス電圧あるいは
負ゲート・バイアス電圧の適当な大きさＶ、に応答して
、ショットキ・バリアの下にある空乏領域２９は、ｎチ
ャネルに向かって深層に伸び、トレイン電極１２とソー
ス電極１４との間の電流路を除去、すなわちピンチオフ
する。これらの条件下で、論理ｒＱＪを受取る任意のゲ
ート電極の下にはほとんど電流は流れない。電極１２と
電極１４との間を流れる全電流は次のように表すことが
できる： ■ｔｏｔａｌ　＝　Ｉ　１　ｘ（ｓ　１　ＶＶｌ　＋Ｓ
　２Ｗ２＋５３Ｗ３　）ここで、Ｓｎは、ｎ番目のビッ
トが論理「１」であるか論理「Ｏ」であるかに応じて「
１」またはｒＯＪに等しい。■１は、単位幅当たりの電
流として与えられる定数であり、半導体処理パラメータ
に依存する。

第２図のデバイス１０Ｇ、：おける半導体活性領域が、
空乏領域２９の底部３１までしか伸びない場合、デバイ
ス１０は通常オフ状態すなわち非導電状態となる。そこ
で、所望の電極に正の２値信号電圧を印加することによ
りデバイス１０を選択的にオン状態にすることができる
。

Ｄ／Ａ変換を行うためには、第１図に示すゲート電極幅
Ｗを次のようにスケールすることができる： ａ）最下位デジタル・ビットに対応するゲート電極１６
の幅Ｗ１をゲート電極１６の下を流れる電流が容易に測
定できる程度に小ざく選ぶ；ｂ）次最下位デジタル・ビ
ットに対応するゲート電極１８の幅Ｗ２を最下位ビット
に対応するゲート幅Ｗ１の２倍にする； Ｃ）上位デジタル・ビットに対応する各ゲート幅を、１
つ下の下位デジタル・ビットに対応するビット・ゲート
幅の２倍にする。

−例として、第１図に示す３ビツト変換器デバイスは２
ミクロンのＷｌ、４ミクロンのＷ２および８ミクロンの
Ｗ３を有する。

数表はＤＡＣＦＥＴｌ　０の動作を示し、ここでゲート
電圧■。はデバイス「ピンチオフ」電圧すなわち論理ｒ
ＯＪであり、Ｉｏは論理ｒ１Ｊであるゼロ・ゲート・バ
イアス電圧に応答して全てのゲートがオン状態の時の最
大電流である。

デジタル　　　印加電圧　　ソース・　アナロ符号　　
　　　　　　　　トレイン　グ表示２０２１２２　　Ｇ
Ｉ　　Ｇ２　　Ｇ３　　開電流１１１　　０００　　　
　Ｉｏ　　７ ０　１１　　Ｖ　　　ＯＯ６／７Ｉ　　　　６１　０１
　　０Ｖ　　　Ｏ５／７Ｉ　　　　５０　０　１　　Ｖ
　　Ｖ　　　Ｏ４／７Ｔ　　　　４ｐ　ｐ　　　　　　
○ １１０　　００Ｖ　　　３／７Ｉ　　　　３ｐ　　　　
○ ０　１　０　　Ｖ　　　ＯＶ　　’　　２／７Ｉ　　　
　２ｐ　　　ｐ　　　　０ １００　　０ＶＶ　　　　１／７Ｉ　　　　１ｐ　ｐ　
　　　Ｏ ｏ　　ｏ　　ｏ　　ｖ、ｖｐｖｐｏ　　　。

上記表の最後の２つの欄で示されているようにソース・
ドレイン間電流の大きさは第１欄のデジタル符号入力に
よって示される大きさを表している。この電流は負荷抵
抗１９により導通され、その結果、電圧出力が与えられ
る。ざらに、第１図に示すように、インバータ３２を負
荷抵抗１９に接続することにより、ゲート電圧ｖｐが「
１」となりゼロ・ゲート電圧がｒＯＪとなるように論理
状態を反転させることができる。

第３図は、４ビツトＤＡＣＦＥＴデバイス３３を実現す
る別の、そしておそらくより実際的な構造の上面図を示
す。長方形のオーム・ドレイン３４が長方形のオーム・
ソース３５および長方形のオーム・ソース３６から離間
して示されている。

ソース３５がドレイン３４の側部３７に並置され、ソー
ス３６がドレイン３４の側部３９に並置される。最下位
ビットに対応する第１ゲート３８および最上位ビットに
対応する第４ゲート３９が、ドレイン３４の側部３７と
ソース３５との間に並置される。ゲート電極３８，３９
は軸４１に沿って配置される。ゲート電極３８．３９を
離間する絶縁領域４５は、例えばホウ素注入（ｂｏｒｏ
ｎ　ｉｍｐｌａｎｔ）によって電流が流れないように中
和された半導体の領域である。さらに、次最下位ビット
・ゲート電極３７は、絶縁領域４６によって次最上位ビ
ット・ゲートＮ極４８から離間されている。ゲート電極
３７．４８は軸４３に治って配置され、一般にソース３
６とドレイン３４の側部３９との間に並置される。領域
３８．３９，３７．４８は対応するゲート電極の金属化
パターンを示す。トレイン端子とソース端子をそれぞれ
並置し、その間に絶縁あるいは離間されたゲート電極を
配置して第３図に示す構成に追加することにより、容易
に高ビツト化に対応することかできる。第１図および第
３図のソース電極およびドレイン電極は、ソースがトレ
インにそしてドレインがソースになるように入れ換える
ことができる。電極３４，３５゜３６．３８．３９．３
７および４８は、半導体材料４５によって互いに離間さ
れている。

第４図は、デバイス４０の断面図を示し、このデバイス
４０は第１図に示すデバイス１０または第３図のデバイ
ス３３と同じ形状でもよく、ただしＭＯ８ＦＥＴ技術を
用いて製造されるものとする。デバイス４０はオーム・
ソース電極４２およびオーム・ドレイン電極４４を有し
、ソース電極４２はｎ＋領域４６上にあり、ドレイン電
極４４はｎ＋領域４８上にある。ゲート電極金属５０は
、絶縁層５２によってｐ型半導体材料５４から離間され
ている。通常、デバイス４０は導体５０に印加されるゼ
ロ・ゲート・バイアスに応答して非導電状態になる。正
バイアス電圧すなわち「ターン・オン」電圧がゲート電
極５０に印加されると、蓄積層が作られ、ｎ十領域４６
．４８との間のｐ型材料に導電路を形成し、そのためデ
バイス４０を導電状態にする。ソース４２とドレイン４
４との間に導通される全電流の大きさは、同時に「ター
ン・オン」電圧を受取るゲートの幅に比例する。

第５図は、ＪＦＥＴデバイス６０の断面図を示し、この
デバイス６０は第１図のデバイス１０または第３図のデ
バイス３３の形状でも良い。デバイス６０は、ｎ＋領域
６４上にあるオーム・ソース金属化層６２およびｎ＋領
域６８上にあるオーム・ドレイン導体６６を有する。ゲ
ート金属６９は、ｎ型材料７２に設けたｐ型頭域７０の
一部の上にある。半絶縁基板７４は、半導体材料７２の
下にある。

ＭＭ　Ｉ　Ｃ分野で有用なカリウムヒ素半導体材料に設
けるのに適したＤＡＣＦＥＴを述べてきた。

これらのデバイスは、拡散、成長、注入等の既知の半導
体処理によって製造可能である。また、Ｄ／Ａ変換に有
用な単一デバイス構成について説明してきた。上記のＤ
ＡＣＦＥＴはわずかのスペースしか占めず、またスイッ
チング時間はほんの数１０ピコセカンドしか必要としな
いので、極めて高い周波数で動作可能である。

本発明は、特に好適な実施例を参照して述べてきたか、
形式および詳細の変更は本発明の範囲から逸脱せずに可
能であることが当業者により理解される。

【図面の簡単な説明】

第１図は、本発明に従った金属半導体電界効果トランジ
スタ（ＭＥＳＦＥＴ）上部構造への接続を示すＤ／Ａ変
換器の回路図である。 第２図は、第１図のＭＥＳＦＥＴの断面図である。 第３図は、本発明に従った別の構成を有する電界効果ト
ランジスタの上面図でおる。 第４図は、金属酸化物半導体電界効果トランジスタ（Ｍ
ＯＳＦＥＴ）の断面図である。 第５図は、接合電界効果トランジスタ（ＪＦＥＴ）の断
面図である。 （主要符号の説明） １０、、、デジタル・アナログ変換電界効果トランジス
タ（ＤＡＣＦＥＴ＞、 １２、、、ソース電極、 １４、、、　ドレイン電極、 １５、、、半導体材料、 １６．１８，２０．、、ゲート電極、 １３、、、軸、 １７、、、バイアス回路、 １１、、、導体、 １９、、、負荷、 ２１、、、電源導体、 ２２、、、デジタル供給源、 ２３．２４，２５．、、出力端子、 ２７、、、ｎチャネル領域、 ２８、、、基板、 ２９、、、空乏領域、 ３０、、、非空乏チャネル領域、 ３３、、．４ビツトＤＡＣＦＥＴ、 ３４、、、　トレイン、 ３５．３６．、、ソース、 ３８．３９，３７，４８．、、ゲート、４１．４３．、
、軸、 ４５．４６．、、絶縁領域、 ４０、、、デバイス、 ４２、、、ソース電極、 ４４、、、　　ドレイン電極、 ５０、、、ゲート電極、 ５２、、、絶縁層、 ５４、、、Ｄ型半導体材料、 ６０、、、ＪＦＥＴデバイス、 ６２．６６、、、オーム・ソース、 ６４．６８．、、ｎ±領領域 ６９、、、ゲート金属、 ７０、、、Ｄ型頭域、 ７２．、、ｎ型領域、 ７４、、、半絶縁基板。 特許出願人　モトローラ・インコーホレーテッドＦ”Ｉ
Ｏ−３

Claims (2)

【特許請求の範囲】
1. （１）一連のビットから成るデジタル入力コードを表す
   大きさのアナログ出力信号を与える電界効果デバイスで
   あつて： 第１電極； 第２電極； 前記第１電極と前記第２電極との間に配置された異なる
   ゲート幅を有する複数のゲート電極であり、ゲート幅の
   各々が当該ゲート電極に印加される特定論理状態のデジ
   タル入力信号に応答して前記第２電極に与えるべきアナ
   ログ信号の大きさを表す、ところのゲート電極；および 各デジタル入力ビットを前記ゲート電極の各々にそれぞ
   れ印加する手段； から構成され、 前記第１電極と前記第２電極との間に導通する電流の大
   きさが、前記特定論理状態のデジタル信号を受取るゲー
   トの幅の総和に応じて調整されることを特徴とする電界
   効果デバイス。
2. （２）デジタル信号をアナログ信号に変換する回路であ
   つて： ソース電極、ドレイン電極および複数のゲート電極を有
   する電界効果手段； 第１電源導体手段； 前記第１電源導体手段を前記ソース電極に結合する第１
   結合手段； 第２電源導体手段； 前記第２電源導体手段を前記ドレイン電極に結合する第
   ２結合手段；および デジタル信号を各前記ゲート電極に結合する手段； から構成され、 前記各ゲート電極が、当該ゲート電極に印加される特定
   論理状態のデジタル信号に応答して前記ドレイン電極に
   与えるべきアナログ信号の大きさに比例する異なるゲー
   ト幅を有することを特徴とする回路。